集成电路的基本制造工艺.docxVIP

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第1章集成电路的基本制造工艺

1.6一般TTL集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL集成电路的外延层电阻率高。

第2章集成电路中的晶体管及其寄生效应复习思考题□

2.2利用截锥体电阻公式，计算TTL“与非”门输出管的rCS□,其图形如图题2.2

所示。

提示：先求截锥体的高度

T=T-x-x-T

epijcmc-epiBL-up

然后利用公式：rc1=●,

rCS=rC1+rC2+rC3

注意：在计算W、L时,应考虑横向扩散。

2.3伴随一个横向PNP器件产生两个寄生的PNP晶体管，试问当横向PNP器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?□

答：当横向PNP管处于饱和状态时，会使得寄生晶体管的影响最大。

2.8试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载下,VOL≤0.4V，请在坐标纸上放大500倍画出其版图。给出设计条件如下：□

答：解题思路

□由I0、α求有效发射区周长LEeff；

□由设计条件画图

□先画发射区引线孔；

□由孔四边各距DA画出发射区扩散孔；

□由DA先画出基区扩散孔的三边；

□由DE-B画出基区引线孔；

□由DA画出基区扩散孔的另一边；

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□由DA先画出外延岛的三边；

□由DB-C画出集电极接触孔；

□由DA画出外延岛的另一边；

□由dI画出隔离槽的四周；

□验证所画晶体管的rCS是否满足VOL≤0.4V的条件，若不满足，则要对所作

的图进行修正，直至满足VOL≤0.4V的条件。（VOL=VES+I0rCS及己知VES=0.05V）

第3章集成电路中的无源元件复习思考题□

3.3设计一个4kΩ的基区扩散电阻及其版图。

试求：(1)可取的电阻最小线宽WRmin=?你取多少?答：12μm

(2)粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?□答：一个弯头

第4章晶体管□晶体管逻辑(TTL)电路复习思考题□

□4.4某个TTL与非门的输出低电平测试结果为VOL=1V。试问这个器件合格吗?上

机使用时有什么问题?□答：不合格。

4.5试分析图题4.5所示STTL电路在导通态和截止态时各节点的电压和电流，假定各管的

阝=20,VBEF和一般NPN管相同，VBCF=0.55V,VCES=0.4～0.5V,VCES1□=0.1～0.2V。□

答：（1）导通态（输出为低电平）

VB1=2.1V，VB2=1.55V，VB3=1.2V，VB4=0.5V，VB5=0.8V，

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IR1=IB1=2.1mA，IR2=IC2=4.9mA，IR4≈IE3≈IR5≈0.25mAIB3=0.012mA，IB4≈0，IB5=3.4mA，IB6=IRB6=0.2mA

IE2=7mA，IC6=IRC6=3.2mA，ICCL=7.2mA

（2）截止态（输出为高电平）

VB1=1.1V，VB2=0.5V，VB1=4.95V，VB4=4.2V

IR1=IB1=2.79mA，IR4=2.1mA，IB2=IB5=IB6≈0，IB4与I0有关

ICCH=IR1+IR2+IR4+IB4

4.7要求图题4.7所示电路在低电平输出时带动20个同类门，试计算输出管Q5的集电极

串联电阻的最大值rCS5,max□是多少?答：24Ω

4.8试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因，并写出F，F′的逻辑表达式。

答：F=A+BC,

4.9写出图题4.9