数字系统设计.ppt

第37页,共40页，星期六，2024年，5月◆控制器仿真结果第38页,共40页，星期六，2024年，5月◆乘法器顶层原理图第39页,共40页，星期六，2024年，5月◆乘法器仿真时序图第40页,共40页，星期六，2024年，5月●?自顶向下设计法优点大大缩短了设计周期

????由于功能描述可完全独立于芯片结构在设计的最初阶段,设计师可不受芯片结构的约束,集中精力进行产品设计,进而避免了传统设计方法所带来的重新再设计风险,大大缩短了设计周期。设计的再利用得到保证

????目前的电子产品正向模块化发展,所谓模块化就是对以往设计成果进行修改,组合和再利用,产生全新的或派生设计,而自顶向下设计方法的功能描述可与芯片结构无关。因此可以以一种ＩＰ的方式进行存档,以便将来的重新利用。设计规模大大提高

????简单的语言描述即可完成复杂的功能,而不需要手工绘图。芯片选择更加灵活

????设计师可在较短的时间内采用各种结构芯片来完成同一功能描述,从而在设计规模、速度、芯片价格及系统性能要求等方面进行平衡,选择最佳结果。第5页,共40页，星期六，2024年，5月●?层次化设计方法分层原则将所有的算术运算安排在同一层中，状态机、随机逻辑、数据路径等逻辑类型作为独立的模块设计模块的输入尽量不要悬空，输出应尽量寄存。单个功能块应保持在3000～6000门之间，HDL语言的行数不超过400行尽量采用专用的IP核进行设计第6页,共40页，星期六，2024年，5月●?可编程逻辑器件的开发过程可编程逻辑器件设计电路过程如下图所示第7页,共40页，星期六，2024年，5月●?设计实例——4位数字频率计1基本原理频率就是周期性信号在单位时间（1S）内的变化次数。

若在一定1S的时间间隔内测得这个周期性信号的重复变化次数为N，则其频率可表示为：f=N第8页,共40页，星期六，2024年，5月第9页,共40页，星期六，2024年，5月2顶层原理图第10页,共40页，星期六，2024年，5月3底层模块设计在顶层原理图中共有5个模块：CNT12、CNT10、CODE、LOCK、DECODER（1）十二进制加法计数器CNT12的VHDL语言源程序第11页,共40页，星期六，2024年，5月（2）十进制加法计数器CNT10的VHDL语言源程序第12页,共40页，星期六，2024年，5月第13页,共40页，星期六，2024年，5月第14页,共40页，星期六，2024年，5月（3）控制模块CODE的VHDL语言源程序第15页,共40页，星期六，2024年，5月第16页,共40页，星期六，2024年，5月第17页,共40页，星期六，2024年，5月（4）锁存器LOCK的VHDL语言源程序第18页,共40页，星期六，2024年，5月第19页,共40页，星期六，2024年，5月4底层模块的仿真（1）LOCK模块的仿真结果第20页,共40页，星期六，2024年，5月（2）CNT12的仿真结果第21页,共40页，星期六，2024年，5月（3）CNT10模块的仿真结果第22页,共40页，星期六，2024年，5月（4）CODE模块的仿真结果第23页,共40页，星期六，2024年，5月5频率计顶层原理图的输入第24页,共40页，星期六，2024年，5月6频率计仿真结果第25页,共40页，星期六，2024年，5月●?数字乘法器的设计设计一4×4二进制乘法器

设计步骤：

???1.算法设计

???2.电路划分

???3.数据处理单元的设计

???4.控制单元的设计第26页,共40页，星期六，2024年，5月1.算法设计设A=1011，B=1101，则乘法运算过程和运算结果为：乘法运算可分解为加法和移位两种操作。部分积P右移1位后与A相加。最终的部分积P即为A与B的乘积。在运算过程中，若某一位Bi=0，则只移位不累加。第27页,共40页，星期六，2024年，5月◆乘法器功能框图第28页,共40页，星期六，2024年，5月◆乘法器的算法流程第29页,共40页，星期六，2024年，5月◆电路划分:数据处理单元+控制单元第30页,共40页，星期六，2024年，5月◆数据处理单元的设计第31页,共40页，星期六，2024年，5月◆控制单元的设计乘法控制器的ASM图第32页,共40页，星期六，2024年，5月◆控制器输入输出