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VHDL实验报告一2选1多路选择器--第1页
实验一
实验目的：
熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，
多层次的电路设计，仿真和硬件测试
二、实验内容
内容（一）用vhdl语言设计2选1多路选择器
参考例3-1程序设计如下：
libraryieee;
useieee.std_logic_1164.all;
entitymux21ais
port(a,b,s:inbit;
y:outbit);
endentitymux21a;
architectureoneofmux21ais
begin
y=awhens=0elseb;
endarchitectureone
全程编译后软件提示0错误，3警告，可以继续下面仿真操作。
程序分析：
这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为
通道选择控制信号输入端的端口名，y为输出端的端口名。
时序仿真及分析：
时序仿真输入图：
时序仿真输出图：
请预览后下载！
VHDL实验报告一2选1多路选择器--第1页
VHDL实验报告一2选1多路选择器--第2页
时序分析：
由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b
下载和硬件测试：
引脚锁定图：
程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz
信号，clock2接8Hz信号。通过键一控制s，当键一进行切换时，明显能听到扬
声器发出两种不同音调的声音。
实验内容（二）双二选一多路选择器设计
程序设计：
libraryieee;
useieee.std_logic_1164.all;
entitymux21ais
port(a,b,s:inbit;
y:outbit);
endentitymux21a;
architectureoneofmux21ais
begin
y=awhens=0elseb;
endarchitectureone;
entitymuxkis
port(a1,a2,a3,s0,s1:inbit;
outy:outbit);
endentitymuxk;
architecturebhvofmuxkis
componentmux21a
port(a,b,s:inbit;
y:outbit);
endcomponent;
signaltmp:bit;
begin
u1:mux21aportmap(a=a2,b=a3,s=s0,y=tmp);
u2:mux21aportmap(a=a1,b=tmp,s=s1,y=outy);
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