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原码一位乘法器的设计--第1页
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第1章总体设计方案
1.1设计原理
原码一位乘乘法器中用三个存放器*，Y和BFJ分别存放被乘数，乘数和局
部积。乘法运算开场时，BFJ存放器被清零，作为初始局部积。被乘数放在*存
放器中，乘数放在Y存放器中。实现局部积和被乘数相加是通过*送加法器和Y
送加法器，在加法器中完成的。加法器的输出经过移位电路向右移一位送入BFJ
存放器中。Y存放器是用移位存放器实现的，其最低位用作Y送加法器的控制命
令。因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最
后一位为1的时候，局部积加上被乘数，当乘数的最后一位为0的时候，局部积
加上0。加法器最低一位的值，在右移的过程中将被移入Y存放器的最高数值位，
这样就使积的低位局部被保存在Y存放器中，最开场的乘数在逐位右移的过程
中不断丧失，直到移位完毕。乘法运算完成以后BFJ存放器中保存的数值是乘积
的高位局部，Y存放器即乘数存放器中保存乘积的低位局部。
1.2设计思路
实现原码一位乘乘法的逻辑框图如图1.2所示，BFJ存放局部积，*存放被乘
数，Y存放乘数。
一个实现一位原码乘法运算的运算器可以由一个被乘数存放器，一个乘数存
放器，一个局部积存放器，一个加法器，一个计数器，二选一选择电路以及移位
电路七个模块构成。顶层的乘法器模块采用原理图设计输入方式。
被乘数存放器模块中*为被乘数输入端，LOAD为数据打入电平，CLK为输
.z.
原码一位乘法器的设计--第1页
原码一位乘法器的设计--第2页
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入脉冲，*OUT为数据输出端口。
乘数存放器模块中Y为乘数输入端，LOAD为数据打入电平，CLK位输入
脉冲，INPUT为局部积最低位输入端，YOUT为数据输出端口，LOWBIT为数
乘数最低位输出端。
局部积存放器中IN为局部积右移一位以后的数据输入端，CLR为清零电平，
CLK为输入脉冲，HIGH为加法器的进位输入端，OUT为局部积右移一位后数
据输出端。
移位电路
…
ALU/2－〉BFJ
Y乘数
ALU加法器
Y/2－Y
BFJ－ALU*－ALU
BFJ局部积计数器Cd
*被乘数
图1.2实现原码一位乘法的逻辑电路框图
计数器模块中CLR为清零端，CLKI为输入脉冲，CLKO为脉冲输出。
二选一选择电路中IN为被乘数输入端口，CTR为控制信号输入。OUT为数据
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