芯片设计课件：CMOS模拟集成电路设计流程简介.pptx

CMOS模拟集成电路设计流程简介芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第1页/共84页

ＣＭＯS模拟集成电路设计流程简介1.1设计要求与方案选择1.2交互式电路设计与仿真1.3版图设计与验证1.4芯片流片与测试芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第2页/共84页

ＣＭＯS模拟集成电路设计流程简介以硅为衬底的CMOS工艺：集成度高功耗低技术成熟产能稳定原材料丰富模拟集成电路：采集接收和分析处理自然界信号过程中的重要组成部分芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第3页/共84页

ＣＭＯS模拟集成电路设计流程简介模拟集成电路设计流程：从用户的设计需求出发→电路原理图（Schematic）的设计→在原理图仿真满足设计要求时开始进行电路的版图（Layout）绘制→版图的验证、寄生参数提取→对电路进行后仿真验证→通过电路的后仿真验证后，将版图文件导出→将版图文件交付给代工厂进行流片、封装，最终得到芯片实物→完成后续的测试。模拟集成电路设计流程图芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第4页/共84页

1.1设计要求与方案选择明确设计要求电路设计从需求出发，根据实际需求来确定模拟集成电路的各项指标。站在用户角度思考问题，结合实际应用背景去思考所设计的模拟集成电路应符合的特定要求。电路架构选择、工艺选择芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第5页/共84页

1.2交互式电路设计与仿真交互式电路设计数字集成电路设计：通过Verilog等语言进行代码描述。EDA工具依据代码逻辑自动生成电路原理图以及电路的物理版图描述。模拟集成电路的设计：EDA工具平台手工绘制。通过图形化界面的交互式设计过程进行布局布线，元器件的参数设置，依据仿真结果对原理图设计进行反复迭代。模拟电路原理图实例芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第6页/共84页

1.2交互式电路设计与仿真电路仿真借助EDA工具对电路设计进行验证。例：Virtuoso进行模拟集成设计的过程中，借助其模拟设计环境（AnalogDesignEnvironment，ADE）对电路进行直流分析（DCAnalysis）、交流小信号分析（ACAnalysis）、瞬态分析（TransientAnalysis）、噪声分析（NoiseAnalysis）等仿真。电路仿真可以辅助电路设计过程，工程师依据仿真结果对电路做出针对性的修改和优化，在各项指标之间进行权衡。芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第7页/共84页

1.3版图设计与验证版图设计电路物理层面的设计即为版图设计。在进行版图设计时需要兼顾各种影响因素，对版图的布局布线进行反复迭代优化。版图绘制前，对电路的整体布局布线进行构思，晶体管栅的走向、输入输出端口位置、金属走线等均需要预先思考。版图实例芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第8页/共84页

1.3版图设计与验证版图验证两个问题：工程师所绘制的版图是否准确地对原理图进行了描述？电路的物理描述是否具有物理实现的可行性？针对这两个问题工程师需要对版图进行规则检验，主要包括：设计规则检查（DesignRuleCheek，DRC）版图网表与电路原理图的比对（LayoutVersusSchematic，LVS）芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第9页/共84页

1.3版图设计与验证版图验证——DRCDRC检查：辅助工程师对版图进行检查，避免出现违反设计规则的情况。两条相邻的金属线之间的距离应大于其要求的最小间距，每个金属层需要保证一定的金属密度。工艺天线效应（ProcessAntennaEffect，PAE）：在芯片加工生产过程中金属表面由于积累电荷过多且无法对地放电栅氧造成破坏的现象。闩锁效应：严重时会破坏芯片原本功能甚至使芯片烧毁。闩锁是指NMOS的有源区、P衬底、N阱和PMOS的有源区所构成的n-p-n-p结构中有一个三极管正偏时形成的正反馈效应。芯片设计——CMOS模拟集成电路设计与仿真实例：基于CadenceIC617第10页/共84页

1.3版图设计与验证版图验证——LVSLVS检查：将