2025年南京邮电大学软件设计VHDL实验报告攻略与技巧.doc

通信与信息工程学院

/年第2学期

软件设计试验汇报

模块名称VHDL

专业通信工程

学生班级

学生学号

学生姓名

指导教师梅中辉

设计題目

基本課題：04.2对4译码器

综合課題：18.奇偶校验器

任务规定

1.基本課題：设计一种2对4译码器（输入：AB输出：Y3Y2Y1Y0），真值表如图2。

AB

Y3Y2Y1Y0

0

1

0

01

1110

1101

1011

0111

2.奇偶校验器系统的功能是对八位二进制数据及其奇偶校验位的输入进行校验，输出对的的奇、偶校验位。ODD_IN与EVEN_IN是控制奇校验和偶校验功能输入，IN0到IN7是七位数据及一位校验位数据输入，IN_READY表达输入数据已经准备好，可以处理，当OUT_REQ输入表达规定输出数据，CLK端口用于接受時钟信号，支持系统的時钟上升沿同步。当输出端口OUT_READY输出信号有效時，表达输出数据已经准备好，可认為下级电路使用，ODD_OUT与EVEN_OUT用来输出对的的奇偶校验位。上述控制端口均為高电平有效。

试验设备及软件

微型计算机

EDA-VHDL开发软件

同组人员学号及姓名胡雪琪

参照文献

张顺兴《数字电路与系统设计》东南大学出版社.8

苗丽华《VHDL数字电路设计教程》人民邮电出版社.11VHDL課程设计題目及规定（自编资料）

VHDL課程设计題目及规定（自编资料）

杨晓慧杨永健《基于FPGA的EDA/SOPC技术与VHDL》国防工业出版社.7

PeterJ.Ashenden《TheVHDLCookbook》Dept.ComputerScienceUniversityofAdelaideSouthAustraliaJuly,1990

汇报内容

试验目的

1.掌握组合逻辑中译码器电路的设计原理。

2.能运用VHDL語言设计一种2-4译码器。

试验器件

1.微型计算机

2.EDA-VHDL开发软件

试验名称

2-4译码器

題目规定概述

设计一种2对4译码器（输入：AB输出：Y3Y2Y1Y0），真值表如图

AB

Y3Y2Y1Y0

0

01

10

01

1110

1101

1011

0111

系统分析

eq\o\ac(○,1).原理图：

分析：EN=1，Z[0]=Z[1]=Z[2]=Z[3]=1;

EN=0，Z[0]=!(!A!B）,Z[1]=!(!AB),Z[2]=!(A!B),Z[3]=!AB

eq\o\ac(○,2).设计算法：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYXiaoLiIS--定义实体名称為XiaoLi

PORT(EN:INSTD_LOGIC;--定义输入/输出端口

a:INSTD_LOGIC_VECTOR(1DOWNTO0);

y:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDXiaoLi;

ARCHITECTUREdataxlOFXiaoLiIS

BEGIN

PROCESS(EN,a)

BEGIN

IF(EN=0)THEN

CASEaIS--用CASE語句进行译码

WHEN00=y=1110;

WHEN01=y=1101;

WHEN10=y=1011;

WHEN11=y=0111;

WHENOTHERS=y=0000;

ENDCASE;

ELSEy=1111;

ENDIF;

ENDPROCESS;

ENDdataxl;

eq\o\ac(○,3)设计要点：

1.2-4译码器有一种使能端EN，低电平有效，因此要用到IF語句分状况处理，当EN=1時，输出全為逻辑1；当EN=0時，在使能下对输入进行译码输出。

2.在2-4译码器中，规