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流水线技术Ⅲ2．ARM的流水线设计问题缩短程序执行时间:提高时钟频率fclk减少每条指令的平均时钟周期数CPI解决流水线相关:结构相关数据相关控制相关2.4存储系统机制存储器的分类ROM（ReadonlyMemory）只读存储器1RAM（RandomaccessMemory）随机存取存储器2PROM（programmableROM）可编程只读存储器3EPROM（ErasableProgrammable）可改写只读存储器4SRAM（StaticRAM）5DRAM（DynamicRAM）6SDRAM（SynchronizationDynamicRAM）7存储器系统RAM：随机存取存储器，SRAM：静态随机存储器，DRAM：动态随机存储器SRAM比DRAM快SRAM比DRAM耗电多DRAM存储密度比SRAM高得多DRM需要周期性刷新ROM：只读存储器FLASH：闪存SDRAM输入CE是芯片的输入信号。CE=0，使能。R/WAddressData读操作片选读/写地址数据.DRAMCE:片选R/W读写控制信号RAS行地址选通，地址高位，CAS列地址选通，地址低位；Address地址DATA数据。存储器的性能容量：Sw＝Wlm。其中W为存储体的字长(单位为位或字节)，l为单个存储体的字数，m为并行工作的存储体个数。速度：m个存储体并行工作时，可达到的最大频率宽度为Bm＝Wm／TM。其中TM是连续起动一个存储器所必要的时间间隔，TM＞TA。Bm是连续提供数据的速率。价格：具有SM位的存储器，每位价格表示为c=C／Sm。其中C是总价格。大容量、高速度、低价格是评价存储器性能的三个主要指标，也是存储体系设计的主要目标。存储体系的组成单体单字存储器单体多字存储器多体单字交叉存取存储器多体多字交叉存取存储器一般把这些能并行读出多个CPU字的单体多字和多体单字及多体多字的交叉存取系统，统称为并行主存系统。存储体系的形式三级存储器层次结构两级存储器层次结构总线结构Ⅰ总线协议:四周期握手协议总线结构Ⅱ总线读写总线结构Ⅲ总线的时序图总线结构Ⅳ直接内存访问（DMA）总线结构Ⅴ5．系统总线配置多总线系统ARM存储数据类型ARM处理器支持以下六种数据类型：8位有符号和无符号字节。16位有符号和无符号半字，以2字节的边界对齐。32位有符号和无符号字，以4字节的边界对齐。ARM存储格式大端存储模式小端存储模式（缺省）存储周期的基本类型：空闲周期非顺序周期顺序周期协处理器寄存器传送周期存储器接口Ⅰ存储器接口Ⅱ地址类信号：A[31..0]、nRW、MAS[1..0]、nOPC、nTRANS、LOCK、TBIT。存储器请求信号：nMREQ、SEQ。数据时序信号：D[31..0]、DIN[31..0]、DOUT[31..0]、ABORT、BL[3..0]。时钟和时钟控制信号：MCLK、ECLK、nRESET、nWAIT。ARM的总线接口信号分成4类(以ARM7TDMI为例说明):2存储器接口ⅢARM的总线接口可以实现4种不同类型的总线周期。高速缓冲存储器Ⅰ1.分类：统一CacheVS独立的数据/程序Cache写通cacheVS写回cache读操作分配cacheVS写操作分配cache高速缓冲存储器Ⅱ工作原理:NEUSOFTInstituteofInformationTechnology,ChengDuDate:12.Sept.2005NEUSOFTInstituteofInformationTechnology,ChengDuDate:12.Sept.2005嵌入式系统原理与接口技术NEUSOFTInstituteofinformationTechnology.ChengDu成都东软信息技术学院计算机系杨宗德嵌入式系统的软/硬件框架冯·诺依曼体系结构和哈佛体系结构CISC与RISCIP核流水线存储器系统嵌入式系统硬件基础冯·诺依曼体系结构模型指令寄存器01.控制器01.数据通道01.输入01.输出01.中央处理器01.存储器01.程序01.指令001.指令101.指令201.指令301.指令401.数据01.数据001.数据101.数据201.哈佛体系结构指令寄存器01.控制器01.数据通道01.