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第六章
VHDL程序设计实践;组合逻辑设计;门电路的种类;根本逻辑门;y1=aANDb;--构成与门
y2=aORb;--构成或门
y3=NOTa;--构成非门
y4=aNANDb;--构成与非门
y5=aXORb;--构成异或门
y6=aXNORb;--构成同或门；
ENDbeh;;4．仿真波形如图;优先编码器;二、算法设计;PROCESS(d)
BEGIN
IFd(7)=’0’THENy=”000”;
ELSIFd(6)=’0’THENy=”001”;
ELSIFd(5)=’0’THENy=”010”;
ELSIFd(4)=’0’THENy=”011”;
ELSIFd(3)=’0’THENy=”100”;
ELSIFd(2)=’0’THENy=”101”;
ELSIFd(1)=’0’THENy=”110”;
ELSIFd(0)=’0’THENy=”111”;
ENDIF;
ENDPROCESS;
ENDbeh;;四、程序说明;译码器;二、算法设计;WHEN“011”,
WHEN“100”,
?WHEN“101”,
WHEN“110”,
WHEN“111”;
ENDbeh;;4．仿真波形如图;一、设计任务;三、VHDL源程序;a=din-10;
b=1;
ENDIF;
ENDPROCESS;
ENDbeh;;一、设计任务;输入;LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYsevenvIS
PORT(d:ININTEGERRANGE0TO9;
s:OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDsevenv;
ARCHITECTUREbehOFsevenvIS
BEGIN
PROCESS(d)
BEGIN
CASEdIS
WHEN0=s=“1111110”;--s6-s0对应a-g;WHEN7=s=“1110000”;
WHEN8=s=“1111111”;
WHEN9=s=“1111011”;
WHENOTHERS=s=“0000000”;
ENDCASE;
ENDPROCESS;
ENDbeh;;3．本例的仿真波形见图。;数据分配器;三、VHDL源程序;y=‘0’d“00”;
ELSIFs=“11”THEN
y=d“000”;
ENDIF;
ENDPROCESS;
ENDbeh;;比较器;三、VHDL源程序;ELSIFd1=d2THEN
f=“100”;
ENDIF;
ENDPROCESS;
ENDbeh;;加/减法器;三、VHDL源程序;IFc=‘1’THEN
m=(‘0’a)+(‘0’b);
ELSE
m=(‘0’a)-(‘0’b);
ENDIF;
s=m(3DOWNTO0);
cout=m(4);
ENDPROCESS;
ENDbeh;;2、??示为该加/减法器的仿真波形图，从图中不难看出该设计能完成2个4位二进制数的加/减法的运算，并能正确实现进位/借位。;乘法器;三、VHDL源程序;temp3=(a“00”)WHENb(2)=‘1’ELSE“00000”;
y=temp1+temp2+(‘0’temp3);
ENDbeh;;只读存储器;三、VHDL源程序;WHENrom_addr=“011”ANDen=‘0’ELSE
“1000
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