EDA设计流程及其工具课件.pptVIP

2.2.2一般ASIC設計的流程（1）系統規格說明。分析並確定整個系統的功能、要求達到的性能、物理尺寸，確定採用何種製造工藝、設計週期和設計費用。建立系統的行為模型，進行可行性驗證。（2）系統劃分。將系統分割成各個功能子模組，給出子模組之間信號連接關係，驗證各個功能塊的行為模型，確定系統的關鍵時序。2.2.2一般ASIC設計的流程（3）邏輯設計與綜合。將劃分的各個子模組用文本、原理圖等形式進行邏輯描述，然後用綜合器進行綜合獲得具體的電路網表檔。（4）綜合後仿真。將上一步得到的網表檔進行仿真驗證。2.2.2一般ASIC設計的流程（5）版圖設計。將邏輯設計中每一個邏輯元件、電阻、電容等以及它們之間的連線轉換成積體電路製造所需要的版圖資訊。可手工或自動進行版圖規劃、佈局、佈線。（4）版圖驗證。版圖設計完成後要進行版圖驗證，主要包括：版圖原理圖對比、設計規則檢查、電氣規則檢查等。2.2.2一般ASIC設計的流程（7）參數提取與後仿真。版圖驗證完畢，進行版圖的電路網表提取、參數提取、把提取出的參數反注至網表檔，進行最後一步的仿真驗證工作。（8）製版、流片。驗證完畢，就可以送到IC生產線進行製版、光罩和流片，進行試驗性生產。（9）晶片測試。測試晶片是否符合設計要求，並評估成品率。ASIC設計與通用IC設計的區別：它不追求版圖上最大集成度和最佳集成性能，而追求產品搶佔市場的快速性和靈活性。ASIC基本特點是：功能強、品種多、批量小、使用壽命與整機的壽命的有關。EDA設計流程及其工具2.1FPGA/CPLD開發流程KX康芯科技圖2-1應用於FPGA/CPLD的EDA開發流程2.1設計流程KX康芯科技2.1.1設計輸入(原理圖／HDL文本編輯)1.圖形輸入狀態圖輸入波形圖輸入原理圖輸入在EDA軟體的圖形編輯介面上繪製能完成特定功能的電路原理圖2.HDL文本輸入將使用了某種硬體描述語言(HDL)的電路設計文本，如VHDL或Verilog的根源程式，進行編輯輸入。2.1設計流程KX康芯科技2.1.2綜合整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態圖形描述，依據給定的硬體結構組件和約束控制條件進行編譯、優化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述網表檔。2.1.3適配將由綜合器產生的網表檔配置於指定的目標器件中，使之產生最終的下載檔，如JEDEC、Jam格式的檔。2.1設計流程KX康芯科技2.1.4時序仿真與功能仿真時序仿真接近真實器件運行特性的仿真,仿真檔中已包含了器件的硬體特性參數，因而，仿真精度高。但時序仿真的仿真檔必須來自針對具體器件的綜合器與適配器。功能仿真直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以瞭解其實現的功能是否滿足原設計的要求，仿真過程不涉及任何具體器件的硬體特性。2.1設計流程KX康芯科技2.1.5編程下載2.1.6硬體測試把適配後生成的下載或配置檔，通過編程器或編程電纜向FPGA或CPLD下載，以便進行硬體調試和驗證。最後是將包含下載過後的FPGA或CPLD的硬體系統進行統一測試，以便最終驗證設計專案在整個硬體系統上的實際工作情況，以便排除錯誤，改進設計。2.2ASIC及其設計流程KX康芯科技ASIC(ApplicationSpecificIntegratedCircuits，專用積體電路)圖2-2ASIC分類按應用特性分類：數字ASIC、模擬ASIC、數模混合ASIC按晶片製造方法分類：全定制ASIC、半定制ASIC、可編程ASIC門陣列標準單元PLDFPGA2.2.1ASIC的分類1.Full-customASICs全定制ASIC設計是一種基於電晶體級的ASIC設計，具有如下特點：在設計思路上，追求性能最優；在設計方法上，以人工設計為主；在晶片結構上，常採用隨機邏輯網路結構；應用範圍：大批量產品/具有特殊性能要求的產品。針對每個電晶體進行電路參數和版圖參數的優化元件的排列和連接方法沒有固定的規則，可以相對自由地設置。可以獲得最緊湊的版圖，花費較多的設計時間，設計修改相當費事。設計者使用版圖編輯工具，對每個電晶體的版圖尺寸、位置及互連線進行設計可以得到盡可能小的晶片面積和盡可能高