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实验二文本输入方式设计数字逻辑电路

一、实验目的：

1、掌握VHDL语言的基本语法和设计文件的基本结构。

2、掌握组合逻辑电路的特性及设计和调试方法。

3、掌握时序逻辑电路的特性及设计和调试方法。

4、掌握常用的组合逻辑电路和时序逻辑电路的设计方法。

二、实验的硬件要求：

1、EDA/SOPC实验箱。

2、计算机。

三、实验原理

数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆

单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻

的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不

仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。

1、组合逻辑电路

①组合逻辑电路的定义

通常组合逻辑电路可以用图1.1所示结构来描述。其中，X0、X1、„、Xn为输入信号，

L0、L1、„、Lm为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示：

X0L0

·组合逻·L0=F0(X0,X1,···Xn)

··

···

··

·辑电路··（1.1）

··

···

XnLm

Lm=F0(X0,X1,···Xn)

图2.1组合逻辑电路框图

②组合逻辑电路的设计方法

组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组

合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，

能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计

最优化是设计人员必须努力达到的目标。

在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑

模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简

化的逻辑函数画出逻辑图，并验证电路的功能完整性。设计过程中还应该考虑到一些实际的

工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。

组合电路的基本设计步骤可用图1.2来表示。

图2.2组合电路设计步骤示意图图

③组合逻辑电路的特点及设计时的注意事项

a)组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。（实际电路中

还要考虑器件和导线产生的延时）。

b)组合逻辑电路设计时应尽量避免直接或间接的反

馈，以免出现不确定的状态或形成振荡。如右图设计的

基本触发器，当输入~S、~R从“00”变为“11”时，无

法确定Q和~Q的值。

c)组合逻辑电路容易出现“毛刺”，这是由于电路“竞

争－冒险”产生的。如图1.3所示，图中与门的两个输入

分别由信号A经过不同路径传递而来。按照理想情况分

析，电路输出端应该始终为L=A·~A=0。考虑到信号在逻辑门中的传输延迟，~A到达

与门输入端的时间始终落后于A。图3.2-1（b）的波形显示，信号A的四次变化都产生了

竞争。但这四次竞争引起的结果是不一样的。第一次和第三次竞争造成输出错误，第二次

和第四次竞争则没有造成输出错误。换言之，只有第一次和第三次竞争引起了冒险，产生了

尖峰干扰。

图2.3竞争－冒险实例

由于“毛刺”的影响，应避免使用组合逻辑电路直接产生时钟信号，也应避免将组合逻

辑电路的输出作为另一个电路的异步控制信号。

d)