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2016-5-9电子工程学院北京邮电大学中国北京海淀区西土城路

2016-5-9

电子工程学院

北京邮电大学

中国北京海淀区西土城路1

实验报告

数字电路与逻辑设计实验

目录

TOC\o1-3\h\z\u实验名称和实验任务要求 3

QuartusII原理图输入法的设计与实现 3

用VHDL设计与实现组合逻辑电路 3

用VHDL设计与实现时序逻辑电路 4

用VHDL实现相关电路 4

端口说明及连接图 5

实验三（3） 5

端口说明 5

连接图 5

实验四 5

端口说明 5

连接图 6

VHDL代码和原理图 7

实验一（2） 7

实验三（3） 7

仿真波形图 9

实验一（2） 9

实验三（3） 9

仿真波形图分析 10

故障及问题分析 11

总结和结论 13

参考文献 14

实验名称和实验任务要求

QuartusII原理图输入法的设计与实现

用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；

用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；

使用74LS1383-8线译码器实现逻辑函数F=C

用VHDL设计与实现组合逻辑电路

数码管译码器

用V