并行通信及其接口技术.pptxVIP

第9章并行通信及其接口技术●高速缓冲存储器Cache的地址映像及其方式●并行接口的工作过程及其特点。●8255A的编程结构。●8255A的控制字及工作方式。●8255A的应用。主要内容

9.1并行接口9.1.1并行接口的构成实现并行通信的接口就是并行接口。

1.并行接口的输入过程输入设备将数据准备好之后，就使“数据输入准备好”信号线变为有效信号，并行接口收到该信号后，将向输入设备发出“数据输入回答”信号。接着，输入设备的数据将进入并行接口的输入缓冲寄存器中，与此同时撤消“数据输入准备好”信号。一旦数据输入完成，并行接口置位状态寄存器中的“输入准备好”位。这时有两种方法使数据输入到CPU中，一是CPU查询状态寄存器中的“输入准备好”位，一旦发现置位就从输入缓冲寄存器中取走数据；二是并行接口向CPU发出中断请求信号，CPU响应后，再将数据取走。数据从输入缓冲器中取走后，并行接口将自动清除“输入准备好”状态位，并使数据总线呈高阻状态，进行下一次输入。

输出设备准备好接收数据后，就向并行接口发出“数据输出回答”有效信号，并行接口接到该信号后，将置位状态寄存器中的“输出准备好”位。与输入过程相似，也有两种方法通知CPU输出数据。一是CPU查询状态寄存器中的“输出准备好”位，一旦发现置位就向输出缓冲寄存器中发送数据；二是并行接口向CPU发出中断请求信号，CPU响应后，再将数据发送。当数据进入到输出缓冲寄存器之后，将清零状态寄存器中的“输出准备好”位。此时，并行接口会向输出设备发出“数据输出准备好”有效信号，通知输出设备接收数据。当输出设备启动后，就将数据从输出缓冲寄存器中取走，与此同时，并行接口撤消“数据输出准备好”信号。然后，输出设备将向并行接口发出“数据输出回答”有效信号，从而进行下一次输出。122.并行接口的输出过程

并行接口是把一个字符的各数位用几条线同时进行传输的通信方式，适用于近距离传送的场合。01从并行接口的电路结构来看，并行口有硬连线接口和可编程接口之分。02输出设备并行接口的特点主要有以下两个方面。9.1.2并行接口的特点

9.2可编程并行通信接口8255A9.2.18255A的基本性能及外部引脚1.8255A的基本性能（1）8255A最多可提供24位并行输入/输出端口。（2）可以根据数据传送方式的需要，对8255A进行灵活的设置。（3）8255A是一种可编程并行接口芯片，并且使用起来特别灵活。（4）8255A芯片中的一个亮点就是设计了C口。（5）8255A内部的寄存器主要有三个:控制寄存器、状态寄存器和数据寄存器。

8255A是一个具有40个外部引脚的双列直插式芯片，该芯片依靠单一的+5V电源供电。与所有接口芯片一样，它需要完成外部设备与CPU之间的信息传递，所以它的外部引脚可以分为面向系统总线的引脚和面向外部设备的引脚两大类。8255A的外部引脚

9.2.28255A的编程结构8255A的内部主要有数据输入输出端口，A组控制器和B组控制器，数据缓冲器及读写控制逻辑等。

端口B。端口B包含一个8位数据输出锁存/缓冲器和一个8位数据输入缓冲器。端口C。端口C包含一个8位数据输出锁存/缓冲器和一个8位数据输入缓冲器。端口A。端口A包含一个8位数据输出锁存/缓冲器和一个8位数据输入锁存器并行输入/输出端口A、B、C

端口A与端口C的高4位（PC7~PC4）构成A组，由A组控制部件实现控制功能。端口B与端口C的低4位（PC3~PC0）构成B组，由B组控制部件实现控制功能。数据总线缓冲器这是一个三态双向8位数据缓冲器，它是8255A与8086CPU之间的数据接口。读/写控制部件负责管理8255A的数据传输过程，与CPU地址总线中的A0、A1以及RESET、、、相连，一共具有6根控制线。0103022.A组和B组控制部件

9.38255A的控制字及工作方式9.3.18255A的控制字8255A可以通过指令在控制端口中设置控制字来决定它的工作方式。控制字分为两类。一类是8255A各端口的方式选择控制字，另一类是C端口按位置1/置0控制字。方式选择控制字可以使8255A的3个数据端口工作在不同的工作方式。C端口按位置1/置0控制字可以使C端口中的任何一位进行置位或复位。

方式选择控制字格式?使用举例↓

2.C端口按位置1/置0控制字端口C的数位常常作为控制位使用。格式?

9.3.28255A的工作方式方式0——基本输入/输出方式方式2——双向传送方式方式1——选通输入/输出方式

STEP4STEP3STEP2STEP1方式0是基本输入/输出方式的简称。由于在方式0下，存在四