0.18μm BCD工艺中高压集成器件的设计及其HCI可靠性研究.pdf

摘要

0.18μmBCD（BipolarCMOSDMOS,BCD）技术集成了丰富的器件，具有较

低的导通电阻和开关损耗以及设计灵活等特点，成为了智能功率集成电路（Smart

PowerIntegratedCircuit,SPIC）中的主流工艺技术，被广泛应用在消费级半导体，

工业级半导体以及车规级半导体等领域中。可集成高压横向双扩散金属氧化物半

导体场效应管（LateralDoubleDiffuseMOSFET,LDMOS）器件作为BCD工艺中的

关键器件，利用降低表面电场（ReducedSurfaceField,RESURF）技术、场板技术

以及隔离技术等，以较低的成本实现0.18μmBCD技术覆盖更高的电压等级，同时

提高其热载流子注入效应（HotCarrierInjection,HCI）可靠性，以适应汽车半导体

的发展，获取更广阔的市场。为了满足高可靠性场景的需求，nLDMOS器件同时

需要实现优越的电学性能，因此如何实现低导通电阻、高耐压的同时保证器件的

HCI可靠性成为了本文设计的重点和难点。

本文先对本课题的研究背景和意义进行了简要的介绍，随即详细介绍了BCD

工艺平台的发展历史和未来发展趋势以及高压nLDMOS器件HCI可靠性研究现

状。之后，对高压nLDMOS关键技术的原理、HCI对器件性能的影响以及HCI的

研究方法做了详细的介绍。考虑BCD工艺平台的兼容性，本文提出了三种结构的

nLDMOS器件——含有NPN层的TripleRESURF的基本结构、DN/DPoverlap结

构以及PNPNRESURF结构。针对基本结构，研究了浅沟槽隔离厚度和角度对器

件电学特性和HCI可靠性的影响；对于DN/DPoverlap结构，对Lw参数和DN、

DP的注入剂量及能量进行了仿真优化；对于PNPNRESURF结构，对纵向分布的

P-Top、N-Top、P-Bury、N-Bury层的注入能量和剂量进行了仿真优化，确定了较

为合适的优化组合。此外，本文还对具有SBL（SlotBlockingLayer）层的新型高

压nLDMOS器件进行了仿真优化，确定了HEC结构对HCI的优化效果最好。

最后，本文完成了上述结构的版图设计，并进行流片实验，结果表明：基本结

构的BV在248.58V左右，Ron,sp在832.68mΩmm2左右；DN/DPoverlap结构的

BV在243.5V左右，Ron,sp在892.86mΩmm2左右；PNPNRESURF结构的BV

在219.1V左右，Ron,sp在805.5mΩmm2左右；HEC结构的BV在242.5V左右，

Ron,sp在1.04Ωmm2左右。HCI退化测试结果表明：HEC结构在全栅压应力下Ron,sp

初始退化率均低于1%，在10ws应力条件下，Ron,sp退化率控制在了2%以内。

关键词：BCD，nLDMOS，HCI，可靠性，HEC

ABSTRACT

0.18μmBCD(BipolarCMOSDMOS,BCD)technologyintegratesavarietyof

deviceswithcharacteristicssuchaslowerconductionresistance,switchinglosses,and

designflexibility.IthasbecomethemainstreamprocesstechnologyinSmartPower

IntegratedCircuits(SPIC),widelyusedinconsumer-gradesemiconductors,industrial-

gradesemiconductors,andautomotive-gradesemiconductors.Integratinghigh-voltage

LateralDoubleDiffuseMOSFET(LDMOS)devicesaskeycompone