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VHDL数字系统设计与测试作业
序列检测器设计
学院：通信工程学院
学号：1101120012
姓名：汤清
设计要求：
用状态机设计序列检测器〔1110010〕。
设计功能：
考虑一个序列检测器，检测的序列流为“1110010”，当输入信号依次为“1110010”时输入一个脉冲，否那么输入为低电平。
设计思路：
序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，1110010序列检测器的原理图如下：
首先，本实验要从一串二进制编码中检测出一个已预置的七位二进制码1110010，每增加一位相当于增加一个状态，再加上一个初始态，用八个状态可以实现，其Moore型原始状态转移图如下：
根据状态转移图可以得出Moore型原始状态转移表为：
源代码：
libraryieee;
useieee.std_logic_1164.all;
entitycheckis
port(din:instd_logic;
clk,clr:instd_logic;
z:bufferstd_logic);
endcheck;
architecturearch_checkofcheckis
typeStateTypeis(s1,s2,s3,s4,s5,s6,s7,s8);
signalpresent_state,next_state:StateType;
begin
state_comb:process(present_state,din)
begin
casepresent_stateis
whens1=z=0;
ifdin=1then
next_state=s2;
else
next_state=s1;
endif;
whens2=z=0;
ifdin=1then
next_state=s3;
else
next_state=s2;
endif;
whens3=z=0;
ifdin=1then
next_state=s4;
else
next_state=s1;
endif;
whens4=z=0;
ifdin=1then
next_state=s4;
else
next_state=s5;
endif;
whens5=z=0;
ifdin=1then
next_state=s2;
else
next_state=s6;
endif;
whens6=z=0;
ifdin=1then
next_state=s7;
else
next_state=s1;
endif;
whens7=z=0;
ifdin=1then
next_state=s3;
else
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