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元件例化语句--注意:没有IS--同该元件定义时的PORT部分例化名：实体名（即元件名）PORTMAP（端口名连接关系）；例：一个模为10的计数器和一个七段译码器的连接。第62页，共102页，星期日，2025年，2月5日模10计数器的VHDL描述第63页，共102页，星期日，2025年，2月5日BCD码到七段的VHDL描述第64页，共102页，星期日，2025年，2月5日利用元件例化构成本例（cntvh10）：第65页，共102页，星期日，2025年，2月5日几点说明：——元件例化时的端口列表可采用位置关联方法，如u1；——元件例化时的端口列表也可采用名称关联方法映射实参和形参，如u2；格式为(形参1=实参1,形参2=实参2,…)——元件声明时，一定要用原元件定义时的端口名，不能变动。若用到库中的元件，如OR2，在不知原端口名称的情况下，建议重编写OR2_NEW。但必须另起文件名。第66页，共102页，星期日，2025年，2月5日VHDL基本描述方法结构描述（Structural）：也称为网表（Netlist）描述。它反映了一个设计中硬件方面特征，表达了内部元件间连接关系。使用元件例化来描述。数据流描述（Dataflow）：也称为方程（Equation）描述。它反映了一个设计中输入到输出的流向。使用并发语句来描述。行为描述（Bhavior）：它反映了一个设计中的功能算法。一般使用进程PROCESS，用顺序语句来描述。第67页，共102页，星期日，2025年，2月5日例：两位相等比较器。逻辑表达式：第68页，共102页，星期日，2025年，2月5日构造体一：用元件例化来实现，即结构描述：第69页，共102页，星期日，2025年，2月5日构造体二：用布尔方程来实现，即数据流描述：构造体三：用行为描述来实现，采用并行语句：第70页，共102页，星期日，2025年，2月5日构造体四：用行为描述来实现，采用顺序语句：第71页，共102页，星期日，2025年，2月5日4.常用电路描述组合逻辑电路时钟边沿描述基本触发器电路时序电路第72页，共102页，星期日，2025年，2月5日数据对象在逻辑综合中，VHDL语言常用的数据对象为：——信号——变量——常量第30页，共102页，星期日，2025年，2月5日a.常量(CONSTANT)——常量是全局量。——常量的定义和设置是为了设计更容易阅读和修改。如利用它可设计不同模值的计数器，模值存于一常量中，对不同的设计，改变模值仅需改变此常量值即可。CONSTANTZero_4：STD_LOGIC_VECTOR(3DOWNTO0):=“0000”；第31页，共102页，星期日，2025年，2月5日b.变量(VARIABLE)——变量是局部量，只能在进程和子程序中定义和使用；——变量的赋值符号为“：=”；变量定义格式：第32页，共102页，星期日，2025年，2月5日c.信号(SIGNAL)信号定义格式：第33页，共102页，星期日，2025年，2月5日——信号是全局量。用于进程间通信，或用于并行模块间的信息交流。——信号用于声明内部信号，而非外部信号(外部信号对应为IN，OUT，INOUT，BUFFER)，其在元件之间起互联作用（类似于连线）;可以赋值给外部信号。——信号的赋值符号为“=”；——信号使用和定义的范围只能是实体、结构体和程序包，在进程和子程序中不允许定义信号，但可以使用信号。——同一个信号只能在一个进程中被赋值，不能在多个进程被赋值，但同一个信号可以在多个进程中使用。第34页，共102页，星期日，2025年，2月5日d.信号与变量的比较——信号可以促发进程，同一个信号可以在多个进程中使用；——信号与变量声明的形式与位置不同：信号声明为SIGNAL…，变量声明为VARIABLE…信号声明在子程序、进程等外部，而变量声明在子程序、进程等内部。——信号与变量的赋值不同：在进程中，信号赋值在进程结束时起作用，而变量赋值立即起作用。——如果在一个进程中多次为一个信号赋值时，只有最后一个值会起作用；——为变量赋值时，变量值的改变立即发生。第35页，共102