《数字电路》第5章 时序逻辑电路.pptVIP

5.4顺序脉冲发生器在数字系统中，常常要求系统按照规定的时间顺序进行一系列的操作，这就要求系统的控制部分能给出在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。这种能产生顺序脉冲信号的电路称为顺序脉冲发生器，也称节拍脉冲发生器，它是一种重要的时序逻辑电路，也是计数器的应用电路。顺序脉冲发生器的方框图如图5-41所示，它输入时钟脉冲CP，输出Y1～YN路脉冲。在连续脉冲CP的作用下，Y1～YN依次产生宽度等于CP周期的脉冲信号，也称之为N节拍顺序脉冲发生器。若CP的周期为TCP，则Y1～YN的周期均为NTCP。Y1～YN分别送到整个系统的各个部分起着不同的作用，如作为计数脉冲、移位脉冲等。前面介绍的环形计数器，若工作在有效状态中只有一个1的循环状态时，它就是一个顺序脉冲发生器。所以可以用环形计数器或移位寄存器构成顺序脉冲发生器。当顺序脉冲较多时，还可以利用计数器和译码器组合成顺序脉冲发生器。用一个N进制计数器和一个与之相匹配的译码器，便可以组成N节拍顺序脉冲发生器。如图5-42所示。译码器将N进制计数器的N个状态译码输出，因此译码器的N个输出与计数器的N个状态一一对应。对应于计数器的每个有效状态，N个输出中只有一个为有效电平。因此，当CP为周期性连续脉冲时，N个输出就会按计数规律依次出现有效电平，也就顺序产生宽度等于CP周期的脉冲信号。图5-43（a）所示是用74LS161和74LS138构成的8个顺序脉冲输出的顺序脉冲发生器。由74LS161的功能表可知，为使电路工作在计数状态，、、CTT、CTP均应接高电平，在连续输入计数脉冲的情况下，Q3Q2Q1Q0的状态按0000～1111的顺序循环，低3位按000～111的顺序循环，所以可以将低3位的输出作为74LS138的代码输入。为了避免74LS161中各触发器的传输延迟时间的不同而引起的竞争冒险现象，在74LS138的S1端加选通脉冲，选通脉冲的有效时间与触发器的翻转时间错开，故选作为74LS138的选通脉冲，其输出波形为一组顺序负脉冲，如图5-43（b）所示。5.5时序逻辑电路的设计一、设计方法及步骤时序电路的设计，就是根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。一般设计步骤如下：（1）将所设计的实际问题进行逻辑抽象，定义所设计电路的输入信号、输出信号和有效状态的物理意义。（2）定义所设计电路的有效状态的编码，根据设计目标确定其状态转换真值表或有效状态的状态转换图。（3）确定所用门电路和触发器的类型，例如采用与非门、或非门等等，采用D触发器、JK触发器等等；并根据有效状态的个数确定所用触发器的个数。设有效状态的个数为N，触发器的个数为M，为了使电路最简，一般情况下应满足2M–1＜N≤2M当然，在特殊要求下，也有可能不满足上述条件。（4）根据有效状态的状态转换真值表或状态转换图，以输入信号、时序电路的原状态为输入变量，求解各触发器的状态方程、驱动方程和输出方程。（5）画逻辑图。（6）检验。即分析所设计的时序电路是否满足设计目标的要求。需要指出的是，上述方法和步骤只是为读者提供一个思路，实际设计时可根据题目难易程度简化设计过程。二、设计举例【例5-9】试用JK触发器和尽可能少的门电路设计一个七进制同步加法计数器，并说明所设计的计数器是否能自启动。解：（1）确定有效状态的状态转换图组成七进制加法计数器应选用3个触发器，设它们为FF2、FF1、FF0。显然，七进制加法计数器有7个有效状态，不需要输入控制信号，且可利用最高位触发器的状态作为输出进位信号，而不需要另加输出端，因此其有效状态的状态转换图如图5-43所示。（2）画出各触发器次态的卡诺图以各触发器的现态、、为输入变量，以次态、、为函数，根据图5-44所示现态与次态的转换关系，可将、、画成卡诺图。在=000的小方格内填入其次态001，在=001的小方格内填入其次态010，依照这个方法填完所有小方格，无效状态111可视为无关项，如图5-45所示。（3）求解各触发器的驱动方程从图5-45所示卡诺图可求出触发器的状态方程，为了便于求出驱动方程，应将状态方程的形式写成与特性方程可类比的形式。例如