约束与时延分析.pptVIP

时钟偏斜与抖动时钟偏斜是指同一时钟源产生的时钟信号由于经过不同的布局布线延时到达两个不同的寄存器的时钟端的时间之差。建议采用全局时钟资源来驱动设计中的主要时钟信号，以减少时钟偏斜。第30页，共52页，星期日，2025年，2月5日时钟抖动与时钟偏斜的概念不一样。时钟抖动有很多种情况周期抖动频率抖动相位抖动在时序约束中，我们主要考虑的是周期抖动。所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。第31页，共52页，星期日，2025年，2月5日图6–14时钟偏斜示意图第32页，共52页，星期日，2025年，2月5日6.4时序约束的本质时序约束的本质就是要使建立时间和保持时间满足设计的要求当设计同步电路的时候，要使电路正常工作则需要保证时钟周期要不小于数据的路径延时。第33页，共52页，星期日，2025年，2月5日异步电路的基本设计，它有许多种情况如同频异相、同相异频、既不同相也不同频等等。总体的原则还是需要确保建立时间和保持时间满足设计的要求。如果频率不同，相位差恒定的话，可以采用下面的公式来设计时钟约束如果既不同频也不同相，则需要从电路设计的角度去考虑其稳定性。第34页，共52页，星期日，2025年，2月5日图6–15时序约束示意图第35页，共52页，星期日，2025年，2月5日图6–16异步时序逻辑示意图第36页，共52页，星期日，2025年，2月5日6.5静态时延分析静态时延分析是CPLD/FPGA设计中的一个很重要的时序分析手段在设计中主要有三个阶段需要涉及静态时延分析：逻辑综合阶段——需要检查综合的时序质量在布局后——需要检查布局对信号时序的影响在布线后——需要整体考虑信号的质量，包括逻辑时延和布线延时。第37页，共52页，星期日，2025年，2月5日第1页，共52页，星期日，2025年，2月5日本章主要内容约束的基本概念管脚约束时序约束约束的分析方法静态时延分析第2页，共52页，星期日，2025年，2月5日6.1约束的目的约束的终极目的就是为了设计达到所要实现的功能主要有如下几个方面的作用。管脚位置锁定及电气标准设定。提高设计的工作频率。获得正确的时序分析报告。第3页，共52页，星期日，2025年，2月5日6.2管脚约束及电气标准设定管脚约束是CPLD/FPGA的基础之一。管脚约束主要有三种方式：一是采用各家公司的集成开发环境来实现管脚约束二是设计专门的管脚约束文件三是采用注释的方式在代码中自动锁定第4页，共52页，星期日，2025年，2月5日6.2.1管脚约束文件不同的厂商支持不同的管脚约束文件如Lattice所采用的管脚约束文件为.lpf文件Xilinx支持的管脚约束文件为.ucf文件Altera所使用的管脚约束文件为.qsf文件。第5页，共52页，星期日，2025年，2月5日Xilinx公司的管脚约束文件.ucf文件的语法规则：通用规则：.ucf文件对于大小写敏感，也就是是说同一单词的大小写不同表示不同的含义，标识符必须与代码中的名字一致。但是约束中的关键字对大小写不敏感。语句以分号结尾，一个语句可以多行表述。语句之间不分先后次序，不过建议管脚约束顺序与代码中管脚列表顺序一致。采用“#”或者“”的方式来进行注释第6页，共52页，星期日，2025年，2月5日6.3时序约束的基本概念时序约束是指路径之间的约束，任何一条路径都有起点和终点，最重要的是，路径是不能穿过触发器的CPLD/FPGA至少有三种不同的基本路径：一是触发器到触发器之间的路径；一是从输入端口到内部触发器之间的路径；一是从内部触发器到输出端口之间的路径。时序约束有几个重要的基本概念：建立时间、保持时间、时钟到输出延时、传播延时等等。第7页，共52页，星期日，2025年，2月5日图6–1简单的时序模型第8页，共52页，星期日，2025年，2月5日6.3.1路径Clock-to-setup路径Clock-to-setup路径是我们常见到的时序模型，一般用来描述CPLD/FPGA内触发器之间的延时。图6–2时序模型示意图第9页，共52页，星期日，2025年，2月5日图6–3时序逻辑波形示意图第10页，共52页，星期日，2025年，2月5日路径的延时包括：源端触发器的时钟端到输出端的延时逻辑和布线延时时钟的布线延时建立时间通过计算可以读出最小的时钟周期和最高的时钟频率。第11页，共52页，星期日，2025年，2月5日输出模型。任何一个CPLD/FPGA在系统中都不是单独存在的，而CPLD/FPGA的时序不