复位设计中的结构性缺陷及解决方案资料.pdfVIP

随着数字化设计和SoC的日益复杂，复位架构也变得非常复杂。在实施如此复杂的架

构时，设计人员往往会犯一些低级错误，这些错误可能会导致亚稳态、干扰或其他系统功能

故障。本文讨论了一些复位设计的根本的构造性问题。在每个问题的最后，都提出了一些解

决方案。

复位域穿插问题

1.问题

在一个连续设计中，如果源存放器的异步复位不同于目标存放器的复

位，并且在起点存放器的复位断言过程中目标存放器的数据输入发生异步

变化，则该路径将被视为异步路径，尽管源存放器和目标存放器都位于同

一个时钟域，在源存放器的复位断言过程中可能导致目标存放器出现亚稳

态。这被称为复位域穿插，其中启动和捕捉触发的复位是不同的。

在这种情况下，C存放器和A存放器的起点异步复位断言是不同的。在

C存放器复位断言过程中而A触发器没有复位，如果A存放器的输入端有

一些有效数据交易，则C存放器的起点异步复位断言引起的异步变更可能

导致目标A存放器发生时序违规，从而可能产生亚稳态。

图1:复位域穿插问题

在上面的时序图中，当有一些有效数据交易通过C1进展时，rst_c_b

获得断言，导致C1发生异步改变，w.r.tclk从而使QC1进入亚稳态，这

可能导致设计发生功能故障。

2.解决方案

*使用异步复位、不可复位触发器或D1触发器POR.

*如果复位源rst_c_b是同步的，则则认为来自C_CLR--Q的用于

从rst_c_b_reg--C_CLR--C_Q1--C1--A_D进展设置保持检查的时序

弧能够防止设计亚稳态。然而，通常在默认情况下C_CLR--Q时序弧在库

中不启用，需要在定时分析过程中明确启用。

*在目的地(A)使用双触发器同步器，以防止设计中发生亚稳态传播。

然而，设计人员应确保安装两个触发器引入的延迟不会影响预期功能。

由于组合环路导致复位源干扰

1.问题

在SoC中，全局系统复位在设备中组合了软件或硬件生成的各种复位

源。LVD复位、看门狗复位、调试复位、软件复位、时钟丧失复位是导致

全局系统复位断言的一些例如。然而，如果由于任何复位源导致的全局

复位断言是完全异步的，且复位发生源逻辑被全局复位清零，则设计中会

产生组合环路，这会在该复位源产生干扰。组合路径的传播延迟会根据不

同的流程、电压或温度以及干扰范围而不同。如果设计中使用了组合信元

用于复位断言和去断言，则也会导致模拟中出现紊乱情况。这被视为设计

人员的非常低级的错误。

图2:复位源干扰(根本问题)

在上图中，当复位源SW_Q断言时，会导致rst_b断言，这是全局复位。

现在，如果全局复位本身被用于去除“SW_Q〞复位断言，则会在设计中

在SW_Q输出和全局复位时产生干扰。此外，在模拟中，这会导致紊乱情

况，因为复位源断言试图通过该组合逻辑去断言。

然而，如果复位源(SW_Q)在复位状态机(触发器的SET/CLR输入)为全

局复位断言被异步使用，则复位干扰可能能够复位整个系统(通过断言全

局复位)，因为全局系统复位去断言不仅仅和复位源去断言相关。当该复

位源(有干扰)被同步使用或在触发器D输入使用的情况下可能依然有一个

问题。干扰范围可能无法在至少一个周期内保持稳定，因此这不会被目标

触发器捕获。此外，该复位源不能被用作任何电路的时钟(除了脉冲捕捉

电路)，因为它可能违反时钟宽度。

图3:复位源干扰(问题2)

在上图中，复位源SW_Q将出现干扰。虽然如果复位源SW_Q的干扰在

某个触发器被捕捉作为复位事件状态(在S)或用于其他目的，全局复位输

出(rst_b)都没有干扰，但它将导致时序违反/亚稳态，或根本不可能被捕

获。

2.解决方案

*设计人员永远都不应犯下上述(图2)低级错误。

*如果复位实现如图3所示，则设计人员应保证复位源(在该例如中为

SW_Q)总是在触发器的SET/CLR输入使用，而不在D或CLK使用。

*解决这个问题的最好的方法是在复位状态机中使用之前注册该复位

源。虽然它将导致时钟依靠全局复位断言，但是无论如何，如果没有时

钟，该内部复位(SW_Q)都不会断言。请参见图4.

图4:解决方案1

此外，用户也可以扩展SW_Q断言，然后再在设计中使用它，复位断言

和时钟无关。请参见图