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数字系统设计与VHDL（第3版）教案-第8章VHDL设计进阶 .pptx

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    数字系统设计与VHDL

    (第3版）;数字系统设计与VHDL（第3版）;第8章

    VHDL设计进阶;8.1行为描述;【例8.2】用FORLOOP语句描述的7人表决电路。

    LIBRARYIEEE;

    USEIEEE.STD_LOGIC_1164.ALL;

    ENTITYvote7IS

    PORT(vt:INSTD_LOGIC_VECTOR(7DOWNTO1);

    pass:OUTSTD_LOGIC);

    ENDENTITYvote7;

    ARCHITECTUREbehavOFvote7IS

    BEGINPROCESS(vt)

    VARIA

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