数字系统设计与VerilogHDL-9版教案 -第3章 FPGACPLD器件.pptx

数字系统设计与VerilogHDL

(第9版）;数字系统设计与VerilogHDL（第9版）;第3章

原理图与基于IP核的设计;3.1设计流程;3.2原理图设计方式;输入元件;半加器电路图;使用NewProjectWizard创建工程;设置Directory，Name，Top-LevelEntity对话框;将设计文件加入当前工程中;选择目标器件;选择综合器、仿真器;工程信息汇总显示;创建元件符号对话框;3.2.21位全加器设计;选择菜单Processing→StartCompilation，或者单击按钮，即启动了完全编译，完全编译包括如下5个过程：

?分析与综合