数字系统设计与VerilogHDL-9版教案 -第7章 Verilog 有限状态机设计.pptx

数字系统设计与VerilogHDL

(第9版）;数字系统设计与VerilogHDL（第9版）;第7章

Verilog有限状态机设计;7.1引言;摩尔型（Moore）状态机;状态机三要素：

?当前状态，即现态（CS）。

?下一个状态，即次态（NS）。

?输出逻辑（OL）。

相应地，用VerilogHDL描述有限状态机时，有如下几种方式。

?三段式描述：现态（CS）、次态（NS）、输出逻辑（OL）各用一个always过程描述。

?两段式描述（CS+NS、OL）：用一个always过程描述现态和次态时序逻辑（CS+NS），另一个always过程描述输出逻辑（OL）。

?单段式