第四章第二节触发器电路全加器.pptVIP

architectureabcofshifteriscomponentdffport(d,clk:inbit;q:outbit);endcomponent;signald:bit_vector(0to4);begind(0)=din;u0:dffportmap(d=d(2),clk=clk,q=d(3));u1:dffportmap(d=d(3),clk=clk,q=d(4));dout=d(4);endabc;元件例化(映射)语句的位置：在结构体的BEGIN和END之间;元件定义语句的位置：结构体声明部分名字关联方式返回第29页，共47页，星期日，2025年，2月5日CASE语句根据满足的条件直接选择多项顺序语句中的一项执行；CASE表达式ISWHEN值1=语句A；WHEN值2=语句B;…WHENOTHERS=语句C;ENDCASE;这里的=不是关系运算符,仅描述:值和对应执行语句的对应关系,相当于THEN的作用返回判断前面的情况都不存在时，作为最后一种条件取值第30页，共47页，星期日，2025年，2月5日std_logic标准位类型std_logic_vector标准一维数组使用std_logic_vector表示多通道端口或者总线。使用std_logic_vector时要注明其数组宽度：如：B:outstd_logic_vector(7downto0);downto表示最左边为最高位，位数向右依次递减。如：A：outstd_logic_vector(1to4);to表示最左边为最低位，位数向右递增。前例中定义内部信号P为两个元素的std_logic_vector第31页，共47页，星期日，2025年，2月5日-------并置操作符：将操作数或数组合并起来形成新的数组；返回P=ab;表示P为a和b组成的数组当a,b分别为’0，0‘；P为’00‘’0，1‘；P为’01‘’1，0‘；p为10’1，1‘；p为11第32页，共47页，星期日，2025年，2月5日一种计数器的设计entitycnt4isport(clk:inbit;Q:bufferintegerrange15downto0);end;architecturebhvofcnt4isbeginprocess(clk)beginifclk’eventandclk=‘1’thenQ=Q+1;endif;endprocess;endbhv;第33页，共47页，星期日，2025年，2月5日EDA技术及应用第1页，共47页，星期日，2025年，2月5日目的掌握VHDL程序的基本结构掌握VHDL程序的设计特点第2页，共47页，星期日，2025年，2月5日主要内容DFF的VHDL描述全加器的VHDL描述第3页，共47页，星期日，2025年，2月5日libraryieee;useieee.std_logic_1164.all;entitydff1isport(clk,d:instd_logic;q:outstd_logic);end;architecturebhvofdff1issignalq1:std_logic;beginprocess(clk)beginif(clkeventandclk=1)thenq1=d;endif;endprocess;q=q1;end;库、程序包实体结构体第4页，共47页，星期日，2025年，2月5日STD_LOGIC标准逻辑位数据类型STD_LOGIC比BIT包含的内容丰富和完整BIT:’0’、’1’STD_LOGIC数据类型通常在设计中通常使用std_logic类型这里我们借D触发器对这类数据类型进行一个描述，并非时序电路都要用这类数据类型第5页，共47页，星期日，2025年，2月5日‘U’--Uninitialized(未初始化的)‘X’--ForcingUnknown(强未知的)‘0’--Forcing0