集成电路电路的基本制造工艺.pptxVIP

半导体制造工艺流程

半导体制造工艺分类

PMOS型

双极型

MOS型

CMOS型

NMOS型

BiMOS

饱和型

非饱和型

TTL

I2L

ECL/CML

双极型IC的基本制造工艺：

半导体制造工艺分类

在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）

ECL（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）

在元器件间自然隔离

I2L（饱和型）

MOSIC的基本制造工艺：

根据栅工艺分类

铝栅工艺

硅栅工艺

其他分类

根据沟道:PMOS、NMOS、CMOS

根据负载元件:E/R、E/E、E/D

01

03

02

半导体制造工艺分类

双极型集成电路和MOS集成电路优缺点

双极型集成电路

速度高、驱动能力强、模拟精度高,但功耗和集成度方面却无法满足越来越大的系统集成的要求。

CMOS集成电路

低功耗、集成度高、抗干扰能力强，但其速度低，驱动能力差，在既要求高集成度又要求高速的领域中无能为力。

Bi-CMOS工艺：

把双极器件和CMOS器件同时制作在同一芯片，综合了双极器件的高跨导、强负载能力和CMOS器件的高集成度、低功耗的优点，取长补短。

以CMOS工艺为基础

P阱N阱

以双极型工艺为基础

半导体制造工艺分类

典型的PN结隔离的掺金TTL电路工艺流程

一次氧化

衬底制备

隐埋层扩散

外延淀积

热氧化

隔离光刻

隔离扩散

再氧化

基区扩散

再分布及氧化

发射区光刻

背面掺金

发射区扩散

反刻铝

接触孔光刻

铝淀积

隐埋层光刻

基区光刻

再分布及氧化

铝合金

淀积钝化层

中测

压焊块光刻

纵向晶体管刨面图

C

B

E

N

P

C

B

E

N

P

N+

p+

NPN

PNP

横向晶体管刨面图

PNP

P+

P

P

01

B

P+

02

C

N

03

E

P

NPN晶体管刨面图

AL

SiO2

B

P

P+

P-SUB

N+

E

C

N+-BL

N-epi

P+

双极晶体管

圖3.13

p衬底

n+

p

n+

金属接触

C

E

B

A

B

C

ρ10Ω.cm

111晶向,偏离2O~5O

P型Si

1.衬底选择

第一次光刻—N+埋层扩散孔

1。减小集电极串联电阻

2。减小寄生PNP管的影响

SiO2

P-SUB

N+-BL

要求：

1。杂质固浓度大

2。高温时在Si中的扩散系数小，

以减小上推

3。与衬底晶格匹配好，以减小应力

涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗

—去膜--清洗—N+扩散(P)

外延层淀积

1。VPE（Vaporousphaseepitaxy)气相外延生长硅

SiCl4+H2→Si+HCl

2。氧化

TepiXjc+Xmc+TBL-up+tepi-ox

SiO2

N+-BL

P-SUB

N-epi

N+-BL

第二次光刻—P+隔离扩散孔

在衬底上形成孤立的外延层岛,实现元件的隔离.

SiO2

N+-BL

P-SUB

N-epi

N+-BL

N-epi

P+

P+

P+

涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗

—去膜--清洗—P+扩散(B)

第三次光刻—P型基区扩散孔

决定NPN管的基区扩散位置范围

SiO2

N+-BL

P-SUB

N-epi

N+-BL

P+

P+

P+

P

P

去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜

—蚀刻—清洗—去膜—清洗—基区扩散(B)

第四次光刻—N+发射区扩散孔

集电极和N型电阻的接触孔,以及外延层的反偏孔。

Al—N-Si欧姆接触：ND≥1019cm-3，

SiO2

N+-BL

P-SUB

N-epi

N+-BL

P+

P+

P+

P

P

N+

去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜

—蚀刻—清洗—去膜—清洗—扩散

第五次光刻—引线接触孔

SiO2

N+

N+-BL

P-SUB

N-epi

N+-BL

P+

P+

P+

P

P

N-epi

去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜

—蚀刻—清洗—去膜—清洗

第六次光刻—金属化内连线：反刻铝

SiO2

AL

N+

N+-BL

P-SUB

N-epi

N+-BL

P+

P+

P+

P

P

N-epi

去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜

—蚀刻—清洗—去膜—清洗—蒸铝

中速TTL电路版图设计规则(μm)

最小套刻间距5

最小隔离槽宽度10

元件