基于Verilog分频计数实验与蜂鸣器控制应用.pdfVIP

分频计数实验

这个实验可以说是verilog最基础的实验了，我们不做太多的理论分析，

实践是硬道理。蜂鸣器与CPLD的接口如图5.2所示，当CPLD的I/O口（FM）为低电

平时，三极管截至，蜂鸣器不；当CPLD的I/O（FM）为时，三极管导

通，蜂鸣器。

VCC5

图5.2蜂鸣器接口

在verilog代码设计中，我们把分频输出的信号clk_div与FM管脚对应，大

家就可以真真切切的感受到什么是分频了。在代码里，用了20bit的计数器cnt，

循环的计数，所以说一个周期有2的20次幂即大约1M分频。因为主时钟是50MHz

（周期是20ns），所以大约20ms为一个计数周期。蜂鸣器就以大约20ms的周期发

声，如果大家希望蜂鸣器的频率改变，那么可以改变cnt的值看看效果。

表5.3分频计数实验接口定义

信方向描述

号名称

clkinpu时钟信号，50MHz

t

rstinpu复位信号，低电平有效

_nt

clkoutp分频信号，连接到蜂鸣器

_divut

分割