第6章 存储器接口.pptVIP

第6章存储器接口第1页，共12页，星期日，2025年，2月5日第六章存储器接口本章内容6.1半导体存储器6.2存储器接口技术6.3主存储器接口6.4高速缓冲存储器接口第2页，共12页，星期日，2025年，2月5日6.1半导体存储器本章首页半导体存储器存储器系统：容量大、速度快、成本低分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器)中央处理器快存外存主存存储器的分级结构内存主机速度快、容量小速度慢、容量大按制造工艺分双极型:速度快、集成度低、功耗大、成本高MOS型:集成度高、功耗小、成本低按存取方式分随机存取存储器(RAM):易失性只读存储器(ROM):非易失性静态(SRAM):双稳电路;速度快动态(DRAM):靠电容存储,刷新;集成度高、功耗和价格低掩模ROM:用户不可写入可编程PROM:用户可写入一次用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除电擦除的、可编程E2PROM:可多次写入;电擦除第3页，共12页，星期日，2025年，2月5日6.1半导体存储器（续）本章首页半导体存储器的主要性能指标存储容量:能存储二进制数码的数量,即存储元的个数;m?n,1K?4,8KB存取时间(读写周期):从启动一次存储器操作到完成该操作所经历的时间功耗:每个存储元消耗功率的大小;μw/位、mw/位可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时存储芯片的组成地址译码器数据缓冲器存储矩阵控制逻辑n位地址2n-101……01mm位数据…R/WCS地址译码器:接收n位地址，产生2n个选择信号控制逻辑电路:接收片选、读写信号，控制传送数据缓冲器:数据中转存储体:主体，由存储元按规律排列字结构位结构第4页，共12页，星期日，2025年，2月5日6.2存储器接口技术本章首页存储器接口应考虑的问题1）与CPU的时序配合慢速存储器:产生“等待申请”,插入等待周期8086系统总线周期T1:发出地址T2：发读写命令T3:传送数据,前沿检测READYT4：结束操作产生等待申请的条件:IO/M、RD/WR、地址译码等待周期个数控制:READY=0的时间;触发器级数RDY＝Q1Q2CLKT1T2T3TWT4IO/MD2=Q1Q1Q2READY(8284输出)CD1Q1Q1CD2Q2Q2IO/MRDY送往8284CLK插入1个TW的情况CD1Q1Q1CD2Q2Q2IO/MRDY送往8284CLK插入2个TW(多加1级缓冲器)CD3Q3Q3RDY＝Q1Q3CLKT1T2T3TWTWIO/MD2=Q1Q1D3=Q2READY(8284输出)TW中操作同T3T4Q3第5页，共12页，星期日，2025年，2月5日6.2存储器接口技术（续）本章首页2）CPU总线负载能力小型系统:直接相连较大系统:加缓冲器或驱动器3）存储芯片的选用芯片类型Cache:双极型RAM或高速MOS静态RAMRAM小容量(64KB内):SRAM大容量:DRAMROM:EPROM、E2PROMMM芯片型号原则:满足容量要求情况下,尽量选用容量大、集成度高的减轻负载降低成本减小电路板面积芯片型号芯片数量AB的负载DB的负载2114(1K?4)168?2=168?1=86116(2K?8)44?1=44?1=46264(8K?8)111构成8KB存储器地址译码方法(8位机为例)1）片选控制的译码方法线选法:1根高位地址选中1个芯片A12(1)4KBCS(2)4KBCS(3)4KBCS111A13A14A0～11用4KB构成12KB优点:简单缺点:地址重叠、地址空间不连续A12=1,选中(1);A13=1,选中(2);A14=1,选中(3)用于小容量第6页，共12页，星期日，2025年，2月5日缺点:同线选法6.2存储器接口技术（续）本章首页部分译码法:高位地址中的部分参与译码全译码法:所有高位地址译出全部地址空间用4KB构成32KB地址连续与单元一一对应(1)4KBCS(2)4KBCS(16)4KBCSA0～114-16译码器A12～15…Y0Y1Y1