EDA技术与应用教程（Verilog HDL版）45 Verilog行为描述思考与练习.pptVIP

下载本文档

0
0
约小于1千字
约 4页
2025-10-31 发布于福建
举报
版权申诉

EDA技术与应用教程（Verilog HDL版）45 Verilog行为描述思考与练习.ppt

1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

思考与练习1.设计一个时钟信号，周期为20个时间单位，占空比30%。2.请将一个位宽为8，地址范围为64的寄存器数组进行初始化，所有位均设置为1。3.设计一个带同步复位的D触发器。（清零端低电平有效，在时钟上升沿执行清零操作）4.请描述如下的一个电路模型：在每一个时钟上升沿检查输入信号pwd（位宽为8），如果其值为55H或者AAH，输出信号flag为1，并显示pwd的值，否则flag为0，并显示“error!”。5.看下面的一段代码initialbegina=1’b0;b=1’b0;c=1’b1;#10b=1’b1;#5c=