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西北工业大学

《FPGA技术实验》

实验报告一

《16分频电路》

学院：软件与微电子学院

学号：2009303597

姓名：孙国栋

专业：微电子学

实验时间：2011年9月28日

实验地点：毅字楼335

指导教师：王少熙

西北工业大学

2011年9月

一、实验目的及要求

用VerilogHDL语言设计一个16分频的数字电路

二、实验设备（环境）及要求

Modelsim软件

三、实验内容与步骤

1.实验总体设计思路

通过计数方法实现对输入信号的16分频，定义一个4位的变量，令其在clk的上升

沿加1，则可以实现从0到15计数，如果只取变量的最高位，则此信号即为时钟信

号的16分频。

2.系统结构和模块划分，关键子模块之间的接口实现定义。

1)系统结构：系统有输入信号端口-clk、复位信号端口-rst和输出信号端口

-clkout。

2)模块划分：定义模块，计数模块，赋值模块。

3.子模块设计以及接口定义

具体实现代码：

moduleFENPIN(clk,clkout,rst);

inputclk,rst;

outputclkout;

reg[3:0]dout;/*定义模块*/

always@(posedgeclkornegedgerst)

if(!rst)

begin

dout=dout+1;

end

else

dout=0;/*计数模块*/

assignclkout=dout[3];/*赋值模块*/

endmodule

4.测试平台文件代码：

`timescale10ns/100ps;

moduleFENPIN_tb1;

regrst;

wireclkout;

regclk;

initial

begin

clk=0;

rst=0;

#20rst=1;

#20rst=0;

#100rst=1;

#20rst=0;

endalways

begin

#1clk=~clk;

end

FENPIN

DUT(

.rst(rst),

.clkout(clkout),

.clk(clk));

endmodule

四、实验结果与数据处理

1.Modelsim仿真结果，波形图

图形中：第一条线为rst复位信号，第二条线为输出的分频信号，