第4章原理图输入方法.pptVIP

引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：aPIO13272、键7bPIO12263、发光管8coPIO23394、发光管7soPIO2238第28页，共64页，星期日，2025年，2月5日步骤6：引脚锁定选择引脚锁定选项引脚窗第29页，共64页，星期日，2025年，2月5日此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！第30页，共64页，星期日，2025年，2月5日再编译一次，将引脚信息写进去第31页，共64页，星期日，2025年，2月5日选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗第32页，共64页，星期日，2025年，2月5日步骤7：编程下载(1)下载方式设定。图4-18设置编程下载方式在编程窗打开的情况下选择下载方式设置选择此项下载方式第33页，共64页，星期日，2025年，2月5日步骤7：编程下载(1)下载方式设定。图4-18设置编程下载方式(2)下载。图4-19向EF1K30下载配置文件下载（配置）成功！第34页，共64页，星期日，2025年，2月5日若键8、7为高电平进位“co”为‘1’和“so”为‘0’选择电路模式为“6”模式选择键第35页，共64页，星期日，2025年，2月5日步骤8：设计顶层文件(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口图4-20在顶层编辑窗中调出已设计好的半加器元件第36页，共64页，星期日，2025年，2月5日(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。(3)将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。(4)编译此顶层文件f_adder.gdf，然后建立波形仿真文件。图4-21在顶层编辑窗中设计好全加器第37页，共64页，星期日，2025年，2月5日(5)对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。(6)锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图4-221位全加器的时序仿真波形第38页，共64页，星期日，2025年，2月5日4.1.2设计流程归纳图4-23MAX+plusII一般设计流程第39页，共64页，星期日，2025年，2月5日4.1.3补充说明1.编译窗口的各功能项目块含义CompilerNetlistExtractor：将输入的原理图或HDL文件转化成网表文件，并检查其中的错误。该模块还负责连接顶层设计中的多层设计文件；此外还包含一个内置的用于接受外部标准网表文件阅读器。DatabaseBuilder：将多网表文件转化成单一层次的网表文件。LogicSynthesizer：对设计项目进行逻辑化简、优化和检查逻辑错误。Partitioner：将逻辑项目进行分割，使得项目可以在多个器件中实现。第40页，共64页，星期日，2025年，2月5日2.查看适配报告编译完成后，鼠标双击Fitter适配器下方的rpt小方柱，可以查看资源适配和引脚使用。TimingSNFExtractor：从适配器输出的文件中提取时序仿真网表文件，留待对设计项目进行仿真测试用。Fitter：将底层逻辑元件的基本连接关系，在选定的器件中实现。Assembler