低维神经元网络阵列测试方案.PDFVIP

低维神经元网络阵列测试方案

概述：对三端器件节点组成的神经元网络阵列，由于

类脑计算是借鉴神经科学处理信息的MOSFET的栅极可以起到开关的闸门作用，因此在操

基本原理，面向人工智能，发展新的控时，只要Idle节点的栅极上不加栅压，该节点就

非冯诺依曼计算的新技术，类脑计算不会导通，可以有效解决串扰问题。

的基础是人工神经元网络。

低维神经元网络阵列测试

人工神经元网络是由大量处理单元互

神经元网络阵列维数越高，拓扑越复杂，所需的测试

联组成的非线性、自适应信息处理系

通道就越多，测试成本也越高，测试流程也会变得更

统，它通常是由新型高速非易失存储

复杂。最新的研究成果显示，神经元网络阵列研究已

器组成的阵列构成，新一代高速存储

经达到32x32三端器件节点组成的阵列，并在短期

器包括阻变存储器、相变存储器、铁内有向更高的维度发展的趋势。

电存储器等两端器件和半浮栅晶体管，

由于高维神经元阵列测试系统价格昂贵，连接及流程

电解质栅晶体管等三端器件。

控制复杂，通常的解决方法是用FPGA搭建测试装置，

一个NxM个两端器件节点组成的神经元网络，由交叉于N条但测试精度以及权威性都无法与由专业的高精度测试

WL和M条BL上的节点单元组成，而NxM个三端器件节点组仪器组成的测试系统相提并论。因此，将高维阵列降

成的神经元网络，除了N条WL和M条BL外，还有N条SL。维处理后，再用专业的测试系统对低维阵列进行测试，

保证低维阵列单元性能，然后再结合其它手段进行高

维阵列测试是非常一种行之有效的方法。

所谓低维阵列，指的是构成忆阻器/神经元网络阵列

的单元由2x2(三端器件节点)或3x3(两端器件节点)

个节点组成的阵列。

泰克神经元网络低维阵列测试方案

阵列两端器件节点三端器件节点

主机：4200A-SCS主机：4200A-SCS

必配模块：SMUx4;PMUx2必配模块：SMUx6;PMUx2

对两端器件节点组成的神经元网络，其阵列单元在操作中存在2x2阵列定制软件：50870M（个数由定制软件复杂程度定）定制软件：50870M（个数由定制软件复杂