基于Verilog HDL数字钟设计与实现.pdfVIP

采用VerilogHDLRTL描述完成数字钟

介绍

本将指导您通过使用XilinxVivado软件创建一个简单的数字电路，本设计流程包

括创建一个Vivado项目，创建和/或添加用户约束文件，可以选择运行行为模拟综合设计、实

现设计、生成的码流，最后验证了硬件由生成的码流文件中的功能。

组成数字钟的模块有分频模块、计数器模块和显示模块

目标

学完本后，您将能够：

•针对特定的FPGA器件（Basys3主板）创建Vivado项目。

•使用的部分约束(XDC)文件来约束一些管脚位置，完成Xilinx设计。

•综合与实现设计。

•生成比特流文件。

•使用生成的比特流配置FPGA并验证功能。

1.创建Vivado工程

1-1打开Vivado，点击CreateNewProject,将项目名称修改成digital_clock，同时选择项目

存放路径。默认勾选CreateProjectSubdirectory选项，如下图所示。

图1-1

1-2点击Next，选择项目类型。此处选择RTLProject。注意在此，取消勾选Donotspecify

sourceatthistime。因为在项目建立同时需要导入相关设计文件，如下图所示。

图1-2

1-3点击Next，添加设计文件

图1-3

1-4点击AddDirectories,打开添加源文件所在文件夹。

图1-4

1-5选择sourcedigital_clockdesign_source，点击Select，完成源文件目录的添加。

图1-5

1-6此时，选中的文件夹已经被添加到项目中。注意勾选Copysourceintoproject，同时注意

目标语言选择为Verilog，仿真语言选择为Max或者Verilog。点击两次Next，跳过添加存在的

IP的界面，进而添加约束文件。

图1-6

1-7点击AddFi，查找相关约束文件。文件路径是sourcedigital_clockxdcclock.xml

图1-7

1-8点击OK完成约束文件添加，此时约束文件已包含在项目中

图1-8

1-9点击Next，选择相应器件或者板卡。可以通过所属系列，封装形式以及速度等级减

小搜索范围。

图1-9

1-10此时选择第一个选项。同样可以直接在搜索框中输入型号进行精确搜索。

图1-10

1-11选择列表中的最后一项，完成器件选型，点击Next。查看项目创建概要。

图1-11

1-12点击Finish，完成项目创建。

2.综合与实现设计