数电实验：计数器电路.docVIP

实验5 计数器实验电路

1实验目的

1.1掌握计数器的工作原理及特性

1.2采用触发器及集成计数器构成任意进制计数器

2实验仪器与元器件

2.1实验仪器

数字电路实验箱、数字万用表、示波器

芯片

74LS00/74ls04 74LS48 74LS161共阴数码管电位器电阻等其它元件若干

3预习要求

3.1 预习计数器相关内容。

3.2 作出预习报告。

4实验原理

计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL还是CMOC集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。

4.1异步计数器

异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。

在设计模为整数N的异步计数器时，如果，则为二进制计数器，例如设计一个4位二进制计数器，，K=4，用4个触发器级联即可。如果N不等于2的整次幂，则是非二进制计数器，这时，可将N写N=

其中为奇数,这样由模为和模为的两个计算器级联而成,其中模为的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令=,=5,就是用一个模2计数器和一个模5计数器级联.图7.1所示集成触发器74LS74构成的异步十六进制四位加法计数器.

S

SD

RD

Q0

Q1

Q2

Q3

图7.1 四位二进制异步加法计数器

联接特点是将各个触发器的与该触发器的D输入端连接,就把每个D触发器接成触发器,再由低位触发器的端和高一位的CP端相连接而成。

4.2同步计数器

为了提高计数的速度，可采用同步计数器，所谓同步就是计数脉冲同时连接在各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器在同一时刻翻转。因此，同步计数器的工作速度比异步计数器快。同步计数器的设计可按“状态表+卡诺图+写出各触发器控制输入端的逻辑方程”，进行，然后画出逻辑电路。也可以根据状态表中各触发器输出的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表7.1所示。采用双JK触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。

表6.1 十进制加法计数器状态转换表

计数脉

冲数

二进

制数

1

0000

0001

0

2

0001

0010

1

3

0010

0011

2

4

0011

0100

3

5

0100

0101

4

6

0101

0110

5

7

0110

0111

6

8

0111

1000

7

9

1000

1001

8

1001

0000

9

（1）第一位触发器，每来一个时钟脉冲CP，其状态翻转一次，则。

（2）第二位触发器，在时，来一个时钟脉冲CP，其状态翻转一次，而在时不翻转，故，。

（3）第三位触发器，在时钟脉冲CP其状态就翻转，故。

图7.2 同步十进制加法计数器（4）第四位触发器，在时，再来一个钟脉冲CP其状态就翻转，并在第十个CP触发后，应由1翻转为0，故，。由此画出的逻辑电路如图7.2所示。

图7.2 同步十进制加法计数器

4.3 集成计数器

5.2用74LS161构成10进制的加法计数器，并进行数码显示。

画出逻辑电路图

自拟实验步骤以及测试10进制加法计数器功能用的表格。

时钟脉冲由多谐振荡器产生，并且能够在一定范围调节振荡器的频率。

6实验报告及思考题

6.1整理实验数据，记录实验结果。

6.2写出用74LS161构成10进制的加法计数器的分析过程以及多谐振荡器的工作过程。

6.3在实验中出现的问题进行分析。