PCB电源分配网络的去耦电容器组合优化策略研究.docxVIP

随着集成电路工作频率的提高和电源管理需求的复杂化，PDN设计面临诸多挑战。PDN的目标是向需要供电的有源器件焊盘处输送干净、稳定的低噪声电压。去耦电容器作为一种关键被动元器件，可以滤除电源分配网络中的高频噪声及瞬态干扰，对维护供电稳定起到至关重要的作用[1]。然而，电容器封装、容值、布局及购置费用都极大程度地影响PDN稳定性及产品生产成本，设计师需要首先完成布局布线，再使用SPICE仿真选用合适的电容，设计过程较为复杂。研究和优化PDN去耦电容器组合策略是提升电源质量、降低设计时间成本的重要课题。

1、电源分配网络的目标阻抗

PDN的噪声由芯片消耗电流及PDN阻抗引起，若芯片消耗电流为直流，则PDN会产生IR压降；若芯片消耗变化的电流，则会引起PDN电压的波动。PDN设计目标是在相当大的带宽内保持电源分配网络互连阻抗低于目标阻抗值。超过目标阻抗的PDN可能会导致过量的扰动，而远小于目标阻抗的PDN则属于过度设计，会增加不必要的成本[2]。

目标阻抗是指在特定频率下允许的最大阻抗值，旨在限制电源噪声，确保芯片或电子元件能够获得稳定的电压供应。

对于每个电压轨道，目标阻抗值取决于芯片的电流频率，流过芯片的电流频谱可以覆盖直流到高于时钟频率的3～5倍。由于所有微代码都可能在芯片上运行，通常需要假设峰值电流可能出现在从直流到信号带宽的任何频谱处。

目标阻抗计算公式如下：

式中：Ztarget表示目标阻抗；VDD表示特定轨道的供电电压；ripple%表示可容许的纹波，一般为5%；Itransient表示最坏情况下的瞬态电流。

瞬态电流大小取决于芯片具体功能，根据不同应用，比值可能从1%到90%不等。根据经验法则粗略估计，瞬态电流是最大电流的一半。

2、电源分配网络的阻抗特性

在一个系统中稳压模块（VRM）决定了PDN的低频阻抗，片上电容决定了PDN的高频阻抗。在低频时，若稳压器开启，则在直流到1kHz的范围内维持低阻抗特性，输出电压保持恒定，与电流负载无关。高频时片上电容为PDN提供了低阻抗。片上电容有三个成因：电源和地轨道金属层之间的电容、p管/n管的栅极电容、各种寄生电容。大多数芯片设计中都拥有数以百万计的典型CMOS晶体管电路，在某些芯片中甚至可能会有几十亿个电路[3]。在任何时刻PMOS和NMOS有一个开启而另一个关闭，总有一个门电路的栅极电容被连接在芯片的电源和地轨道之间。由栅极形成的单位面积电容可以简单近似为：

式中：C/A表示单位面积的电容（F/m2）；Dk表示氧化物的介电常数；h表示介质厚度（m）。

目前，许多典型的嵌入式处理器芯片只有1cm2，但其电容高达260nF。如果目标阻抗为10mΩ，那么片上电容将会在高于100MHz的频率下起到显著的去耦作用。

如图1所示，实际板级PDN设计时关注的频率范围大概为100kHz～100MHz，电路印制板平面和多层陶瓷贴片电容器在此频率范围内发挥作用。

3、仿真及优化建议

对去耦电容器组合策略进行仿真，分析去耦电容器数量、容值、封装、布局位置等要素对PDN阻抗的影响。建立电源纹波仿真模型，直观反映出PDN阻抗设计对电源品质的重要性。

3.1?仿真流程

研究对象为开关电源芯片与主控芯片之间的PDN，电压为1V，最大电流约为10A，目标铜厚0.5oz，电源平板层铜厚1oz。

仿真流程如图2所示。首先在原始设计上进行频域分析，提取S参数，将其导入仿真电路中分析电源纹波，再运用Siwave软件PDN自动退耦优化设计功能获取10个优化方案。选择合适的方案，提取S参数，导入纹波仿真电路中与未优化设计进行对比。

3.2?PDN阻抗仿真

初始设计了95个去耦电容器，伪真频段设置为100kHz～100MHz，图3为初始设计频域阻抗曲线，其中100kHz～100MHz处阴影区域为目标阻抗，峰值较高的曲线为裸板阻抗（未添加电容器），峰值较低的曲线为添加电容器后的仿真结果。可以看到，添加电容器后，阻抗曲线有所改善。但初始设计中电容器容值设计不合理，导致不满足阻抗要求。

3.3?PDN阻抗优化仿真

优化仿真主要根据去耦电容大小、价格、封装等参数，自动优化至符合要求。本实例中优化得到10个方案，如表1所示。

其中，质量因子表示每个方案满足目标阻抗要求的范围占比。可以看到，所有方案质量因子、电容数量、价格基本相同，由于目标阻抗不仅与电容容值有关，还受到电源平板与地平板的布置、电容出线长度及宽度的影响，质量因子并不能依靠修改电容优化达到100%，依据设计简单化的原则，选用方案8的优化策略，使用的电容类型最少。

优化后的阻抗曲线如图4所示，基本满足目标阻抗要求。优化前后PDN阻抗变化较大，优化后仅使用了37个电容就基本达到要求。优化结果显示，电容器数量并不是越多越好，其最优值取决