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Verilog-教程(第三版)夏闻宇-第三部分练习题答案

姓名：__________考号：__________

一、单选题(共10题)

1.1.Verilog中的reg类型变量是什么？()

A.只能是0或1的变量

B.可以是0、1或X的变量

C.可以是任意位宽的变量

D.是一个组合逻辑信号

2.2.Verilog中的wire类型变量代表什么？()

A.时序逻辑输出

B.组合逻辑输出

C.时序逻辑输入

D.组合逻辑输入

3.3.Verilog中的initial块和always块有什么区别？()

A.initial块用于初始化，always块用于描述时序逻辑

B.always块用于初始化，initial块用于描述时序逻辑

C.initial块和always块都用于描述时序逻辑

D.initial块和always块都用于初始化

4.4.Verilog中的case语句和if-else语句有什么不同？()

A.case语句只能用于整数比较，if-else语句可以用于所有类型

B.if-else语句只能用于整数比较，case语句可以用于所有类型

C.case语句和if-else语句功能相同，只是语法不同

D.case语句只能用于逻辑比较，if-else语句可以用于所有类型

5.5.Verilog中的模块实例化时，实例名和模块名有什么关系？()

A.实例名和模块名必须完全相同

B.实例名和模块名可以不同，但必须一致

C.实例名可以和模块名不同，但模块名必须包含实例名

D.实例名和模块名没有关系

6.6.Verilog中的assign语句用于什么目的？()

A.描述时序逻辑

B.描述组合逻辑

C.初始化变量

D.定义模块参数

7.7.Verilog中的always块可以包含多少个时钟边沿触发器？()

A.一个

B.两个

C.任意多个

D.不能包含时钟边沿触发器

8.8.Verilog中的模块实例化时，如何传递参数？()

A.通过模块实例名传递

B.通过模块名传递

C.通过实例名传递

D.通过参数名传递

9.9.Verilog中的task和function有什么区别？()

A.task可以返回值，function不能返回值

B.function可以返回值，task不能返回值

C.task和function都可以返回值

D.task和function都不可以返回值

10.10.Verilog中的`define预处理器指令用于什么目的？()

A.定义模块实例

B.定义常量或宏

C.定义时序逻辑

D.定义组合逻辑

二、多选题(共5题)

11.1.Verilog中，以下哪些是有效的数据类型？()

A.reg

B.wire

C.integer

D.real

E.time

F.logic

12.2.在Verilog中，以下哪些是组合逻辑块？()

A.always@(posedgeclk)

B.always@(negedgerst_n)

C.always@(changea)

D.initial

E.always@(posedgeclkornegedgerst_n)

13.3.Verilog中，以下哪些是时序逻辑块？()

A.always@(posedgeclk)

B.always@(negedgerst_n)

C.always@(changea)

D.initial

E.always@(posedgeclkornegedgerst_n)

14.4.在Verilog中，以下哪些是用于描述模块接口的语句？()

A.input

B.output

C.reg

D.wire

E.parameter

15.5.Verilog中，以下哪些是用于定义模块实例的语句？()

A.module

B.instance

C.endmodule

D.instance_of

E.instance_name

三、填空题(共5题)

16.在Verilog中，用于描述组合逻辑的块是________。

17.Verilog中的reg类型变量在仿真中可以用来________。

18.Verilog中，用于表示无定义逻辑状态的符号是________。

19.在Verilog的always块中，用于表示事件敏感的执行控制的是________。

20.在Verilog中，用于实例化一个模块的语法是________。

四、判断题(共5题)

21.在Verilog中，reg类型