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VerilogHDL数字设计与综合[夏宇闻]课后习题答案(210章)

姓名：__________考号：__________

一、单选题(共10题)

1.在Verilog中，哪个关键字用来声明一个模块？()

A.module

B.entity

C.architecture

D.endmodule

2.以下哪个是Verilog中定义信号类型的正确方式？()

A.signalreg[3:0]a;

B.wire[3:0]a;

C.rega[3:0];

D.wirea[3:0];

3.以下哪个是Verilog中定义常量的正确方式？()

A.constinta=5;

B.parameterinta=5;

C.constantinta=5;

D.definea=5;

4.在Verilog中，以下哪个是正确的always块声明方式？()

A.always@(posedgeclkornegedgerst)

B.always@(clk,rst)

C.always@(posedgeclkrst)

D.always@(posedgeclk|rst)

5.在Verilog中，以下哪个是正确的initial块声明方式？()

A.initialbeginend

B.initial@(posedgeclk)

C.initial@(posedgerst)

D.initialalways@(posedgeclk)

6.在Verilog中，以下哪个是正确的if-else语句的语法？()

A.if(condition)thenstatement;

B.if(condition)statementelsestatement;

C.ifconditionthenstatementelsestatement;

D.if(condition)statement;elsestatement;

7.在Verilog中，以下哪个是正确的case语句的语法？()

A.case(expression)case_item;endcase

B.case(expression)case_item:statement;endcase

C.caseexpressionofcase_item:statement;endcase

D.case(expression)case_item;end

8.在Verilog中，以下哪个是正确的for循环的语法？()

A.for(inti=0;i10;i=i+1)statement;

B.for(inti=0;i10;i++)statement;

C.for(inti=0;i10;i+=1)statement;

D.for(inti=0;i=10;i++)statement;

9.在Verilog中，以下哪个是正确的while循环的语法？()

A.while(condition)statement;

B.whileconditionstatement;

C.while(condition)statement;do;

D.while(condition)statement;

10.在Verilog中，以下哪个是正确的task或function的声明方式？()

A.taskfunction(input,output,inout)statement;

B.functiontask(input,output,inout)statement;

C.task(input,output,inout)functionstatement;

D.function(input,output,inout)taskstatement;

11.在Verilog中，以下哪个是正确的模块实例化语法？()

A.instancemod1=newmod;

B.modinstancemod1;

C.mod1instance=newmod;

D.newmodinstancemod1;

二、多选题(共5题)

12.在Verilog中，以下哪些是组合逻辑描述的正确方法？()

A.使用always块和组合逻辑赋值语句

B.使用initial块和组合逻辑赋值语句

C.使用always块和顺