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基于扩展相容性扫描树的低测试响应数据量方法研究

一、引言

在现代集成电路设计中，随着芯片规模的不断增大和制造技术的日益复杂，对电路进行全面且高效的测试成为确保其可靠性和正确性的关键环节。全扫描测试作为一种极为有效的可测性设计技术，通过将时序电路中的寄存器单元转换为扫描单元，并将这些扫描单元构建成单个或多个扫描链，成功地将时序电路的测试生成问题转化为组合电路的测试生成问题，有效降低了测试生成的复杂度，显著提高了故障覆盖率。然而，这一技术在带来诸多优势的同时，也引发了一系列问题，如测试应用时间大幅延长、测试数据量急剧增加以及测试功耗显著上升等。

为应对这些挑战，研究人员提出了多种可测性设计（DF