第三章VHDL语法基础(二).pptVIP

第三章VHDL语法基础;VHDL语言的并行描述语句;VHDL语言的并行描述语句;VHDL语言的并行描述语句;3.2.3进程语句;3.2.3进程语句;3.2.3进程语句;clk发生变化时，进程被执行，否则进程被阻塞。;3.2.3进程语句;注意此进程描述

语法正确，功能有误！;3.2.3进程语句;3.2.3进程语句;3.2.3进程语句;并行信号代入语句（3.2.2）;并行信号代入语句（3.2.2）;并行信号代入语句（3.2.2）;并行信号代入语句（3.2.2）;并行信号代入语句（3.2.2）;并行信号代入语句（3.2.2）;参数传递语句（3.2.8）;ENTITYmux4IS

generic(c0:std_logic_vector(1DOWNTO0):=00;

c1:std_logic_vector(1DOWNTO0):=01;

c2:std_logic_vector(1DOWNTO0):=10;

c3:std_logic_vector(1DOWNTO0):=11);

PORT(d0,d1,d2,d3:INstd_logic;

sel:INstd_logic_vector(1DOWNTO0);

q:OUTstd_logic);

ENDENTITYmux4;

ARCHITECTURErtlOFmux4IS

BEGIN

process(sel,d0,d1,d2,d3)

begin

caseselis

whenc0=q=d0;

whenc1=q=d1;

whenc2=q=d2;

whenc3=q=d3;

whenothers=q=Z;

endcase;

endprocess;

ENDARCHITECTURErtl;;元件调用语句（3.2.9~3.2.10）;元件调用语句（3.2.9~3.2.10）;元件调用语句（3.2.9~3.2.10）;元件调用语句（3.2.9~3.2.10）;元件调用语句（3.2.9~3.2.10）;元件调用语句（3.2.9~3.2.10）;生成语句（3.2.11）;生成语句（3.2.11）;并行处理语句被for循环重写若干次（在不同的循环变量条件下）;条件为静态条件，即在预编译过程中就能够确定的布尔表达式;生成语句（3.2.11）;注意：此为课本70页例程3-28，代码中有错误;并行断言语句（略）;结构体的子结构描述;结构体的子结构描述;块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.4块语句（block）;3.2.5~3.2.6子程序;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.5过程语句;3.2.6函数语句;3.2.6函数语句;3.2.6函数语句;3.2.6函数语句;3.2.6函数语句