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(2026年)半导体公司笔试题(+答案)
一、单选题（每题2分，共30分）
1.在28nmHKMG工艺中，栅氧厚度tox=1.2nm，介电常数εr=23，则其等效氧化层厚度EOT最接近
A.0.21nm?B.0.31nm?C.0.41nm?D.0.51nm
答案：B
解析：EOT=tox·εSiO2/εHigh-k=1.2×3.9/23≈0.31nm。
2.某FinFET器件，沟道长度L=20nm，Fin高度Hfin=40nm，Fin宽度Wfin=8nm，若采用经典漂移-扩散模型，载流子迁移率μ=450cm2/V·s，则沟道电阻Rch（Vgs=Vds=0.8V，Vth=0.3V）约为
A.125Ω·μm?B.250Ω·μm?C.500Ω·μm?D.1kΩ·μm
答案：C
解析：Rch=L/[μ·Cox·Weff·(Vgs-Vth)]，Weff=2Hfin+Wfin=88nm，Cox=ε0εr/tox=3.45×10??F/cm2，代入得Rch≈500Ω·μm。
3.在EUV光刻中，若NA=0.33，k1=0.33，λ=13.5nm，则单次曝光最小半周期hp为
A.6.8nm?B.9.2nm?C.11.4nm?D.13.5nm
答案：A
解析：hp=k1·λ/NA=0.33×13.5/0.33=13.5nm，半周期6.8nm。
4.某DRAM单元采用1T1C结构，存储电容Cs=20fF，位线电容Cbl=180fF，若读出电压ΔV需≥60mV，则最大可容忍的电荷泄漏量ΔQ为
A.1.08fC?B.2.16fC?C.3.24fC?D.4.32fC
答案：B
解析：ΔQ=(Cs+Cbl)·ΔV=200fF×60mV=12fC，但仅Cs上电荷变化有效，ΔQ=Cs·ΔV·Cbl/(Cs+Cbl)=2.16fC。
5.在Cu双镶嵌工艺中，若低k介质k=2.4，金属间距p=36nm，厚度t=120nm，则相邻线间电容Cline（忽略边缘场）为
A.0.18fF/μm?B.0.29fF/μm?C.0.41fF/μm?D.0.55fF/μm
答案：B
解析：Cline=ε0εr·t/p=8.85×10?12×2.4×120/36≈0.29fF/μm。
6.某GaNHEMT，2DEG面密度ns=1.2×1013cm?2，电子迁移率μn=2000cm2/V·s，栅长Lg=0.25μm，栅宽Wg=100μm，则本征跨导gm0为
A.380mS/mm?B.480mS/mm?C.580mS/mm?D.680mS/mm
答案：C
解析：gm0=ns·q·μn·Wg/Lg=1.2×1013×1.6×10?1?×2000×100/0.25≈580mS/mm。
7.在14nm节点，SRAM单元面积0.064μm2，采用6T结构，若β比=1.5，则下拉管有效宽度Wpull-down约为
A.45nm?B.60nm?C.75nm?D.90nm
答案：B
解析：单元面积与版图规则约束，Wpull-down≈60nm可满足β比与面积双限。
8.某SOI晶圆，BOX厚度tbox=25nm，硅膜厚度tsi=12nm，若背栅偏置Vbg=-3V，则阈值电压漂移ΔVth（εr=3.9）为
A.0.18V?B.0.35V?C.0.52V?D.0.69V
答案：B
解析：ΔVth=ε0εr·Vbg/(Cbox+Csi)=3.9×8.85×10?12×3/(25/3.9+12/11.7)×10??≈0.35V。
9.在3DNAND中，若垂直沟道直径d=60nm，堆叠层数N=256，则有效沟道长度Leff≈
A.7.7μm?B.10.2μm?C.15.4μm?D.20.5μm
答案：C
解析：Leff=N·(tgate+tins)=256×(50+10)nm=15.4μm。
10.某FinFETSRAM，读静态噪声容限SNM=185mV，若电源电压Vdd降低至0.5V，则SNM预计降至
A.95mV?B.125mV?C.155mV?D.175mV
答案：A
解析：SNM∝Vdd^1.3，0.5/0.8^1.3≈0.51，185×0.51≈95mV。
11.在DUV多重图形中，若采用SAQP，则最终线宽与间距比例为1:1时，初始牺牲线宽需为
A.1/2?B.1/3?C.1/4?D.1/5
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