《EDA技术与VerilogHDL》（清华第二版）习题1解析及答案.docxVIP

《EDA技术与VerilogHDL》（清华第二版）习题1解析及答案

考试时间：______分钟总分：______分姓名：______

一、选择题

1.下列哪个选项不是VerilogHDL中的数据类型？

(a)`reg`

(b)`integer`

(c)`logic`

(d)`array`

2.在VerilogHDL中，表示8位二进制数的正确方式是？

(a)`8

(b)`8hA2`

(c)`8d178`

(d)以上都是

3.下列关于阻塞赋值（=`）和非阻塞赋值（=）的描述，哪项是正确的？

(a)阻塞赋值主要用于连续赋值语句，非阻塞赋值主要用于`always`块。

(b)在模拟时间点上，阻塞赋值优先于非阻塞赋值发生。

(c)非阻塞赋值更适合描述组合逻辑，阻塞赋值更适合描述时序逻辑。

(d)两者在行为描述和结构描述中的使用完全相同。

4.如果一个Verilog模块的端口声明为`input[3:0]data_in,outputregy`，那么`data_in`表示的是？

(a)4位宽的输出端口

(b)4位宽的输入端口

(c)1位宽的输出端口

(d)1位宽的输入端口

5.语句`assign#5y=ab;`表示？

(a)当a或b为高电平时，y在5个时间单位后变为1。

(b)y的值等于a和b的逻辑与，并在5个时间单位后发生变化。

(c)y的值等于a和b的逻辑与，变化延迟5个时间单位。

(d)该语句语法错误，不能使用连续赋值表达时延。

二、填空题

6.VerilogHDL中用于表示字面量（常量）的数据类型包括数值、字符串和__________。

7.在VerilogHDL中，`always@(posedgeclk)`语句通常用于描述__________逻辑。

8.运算符`~`在VerilogHDL中表示__________运算。

9.语句`initialbegin#10;$finish;end`在模拟中执行一次性的初始化任务，并在__________时间后结束模拟。

10.将8位宽的数值`15`以无符号格式表示为`8b0011_1111`，其有符号格式表示为`8b__________`。

三、判断题（请判断下列描述的正误，正确的划“√”，错误的划“×”）

11.`reg`类型的变量可以在组合逻辑中驱动，也可以在时序逻辑中驱动。

12.`wire`类型的端口在模块实例化时只能单向连接（从输出端口到输入端口）。

13.`assign`语句既可以用于连续赋值，也可以用于表示组合逻辑功能。

14.`always`块和`initial`块都可以在模拟开始时执行，但`always`块通常用于描述重复的行为。

15.位运算符如`|^~`可以作用于不同位宽的数据类型，只要它们能够对齐。

四、简答题

16.简述阻塞赋值（=`）和非阻塞赋值（=）的主要区别，并说明在什么场景下通常使用非阻塞赋值。

17.解释VerilogHDL中`input`,`output`,`inout`三种端口类型的作用和区别。

18.`always@(posedgeclkornegedgeclk)`与`always@(posedgeclk)`在行为描述上有何不同？请说明原因。

五、代码改错题

19.以下是一段Verilog代码，其中包含若干错误，请找出并改正：

```verilog

moduleexample;

rega,b;

wirec;

outputd;

rege;

assignc=ab;//Line5

always@(aorb)d=c|e;//Line6

initialbegin

a=1b0;b=1b1;e=1b1;

#20;//Line9

a=1b1;b=1b0;

#10;//Line11

$display(d=%b,d);

end

endmodule

```

请指出每一行中的错误（或说明哪些行是正确的），并给出改正后的代码。

六、代码填空题

20.请将以下描述3位比较器（比较两个3位输入`a`和`b`，输出`eq`为1表示相等，`gt`为1表示`a`大于`b`）的Verilog代码补充完整：

```