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Verilog高级语法：阻塞与非阻塞赋值详解.pdfVIP

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  • 2026-01-23 发布于北京
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Verilog高级语法：阻塞与非阻塞赋值详解.pdf

    Verilog高级知识点

    1.阻塞赋值

    阻塞赋值，顾名思义，即在一个always块中，后面的语句会受到前语句的影响，具体

    来说，在同一个always中，一条阻塞赋值语句如果没有执行结束，那么该语句后面的语句

    就不能被执行，即被“阻塞”。也就是说always块内的语句是一种顺序关系，这里和C语

    言很类似。符号“=”用于阻塞的赋值（如:b=a;），阻塞赋值“=”在b

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