CMOS数字集成电路原理与分析 课件 第6--10章 CMOS逻辑门电路--- CMOS集成电路IO电路及封装.pptxVIP

CMOS数字集成电路原理与分析

第六章CMOS逻辑门电路;

第五章内容概述;

要点内容基本CMOS静态逻辑门

要点内容CMOS复合逻辑门

要点内容MOS管的串并联特性

要点内容CMOS静态逻辑门的功耗

要点内容CMOS静态逻辑门的延迟

要点内容功耗和延迟的折中

要点内容传输门逻辑电路

动态逻辑电路;

A

B

O=AO=A·BO=A+B

A

p

B

O

n

n

Bnn;

两输入与非门

O=A·B

A

pA.

B

0

1

0

1;

两输入或非门

VDD

O=A+B

B

0

O

1

0

1;

※NMOS、PMOS互补：

(并联《====》串联)

NMOS→输出为“0”

PMOS→输出为“1”

※与：NMOS串PMOS并或：NMOS并PMOS串：

※生成电路为负逻辑：

组成AND和OR时，

加一反相器。

※晶体管数为：

输入端子数的两倍。;

A

B

0

C

D

O=A·B+C.D

D

AB

OBcD

AcC;

6.2CMOS复合逻辑门;

6.2CMOS复合逻辑门复合逻辑门电路的构成方法

调整逻辑关系式，使得输出为负逻辑

逻辑关系为与时，NMOS串联、PMOS并联

逻辑关系为或时，NMOS并联、PMOS串联

※改变尺寸可调整输入阈值或速度;

晶体管的驱动能力是用其导电因子k来表示的，k值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导?;

整理得

Ips=K[(VGs-VT)2-(VGs-VT-Vps)2]

设串联的两个MOS晶体管的阈值电压V相同，且工作在线性区，则其源漏电流分别为

Ips?=K?[(VG-V-VT)2-(VG-V-VD)2]

Ips?=K?[(VG-Vs-VT)2-(VG-V-VM)2];

又因为对于等效后的MOS晶体管来说，其电流表达式为

Ips?=Kef[(VG-Vs-VT)2+(VG-V-VD)2](5)

对比式(4)和式(5),可得;

其总的源漏电流/bs为

Ips=Ips?+Ips?=(K?+K?)[(VG-VT-Vs)2+(VG-VT-VD)2]

对并联后的等效MOS管，有

Ips=Kef[(VG-V-Vs)2+(VG-VT-VD)2]

对比可得

Keff=K?+K?;

例1、考虑右图所示的二输入与非门的情况，设标准反相器nMOS管和pMOS管的导电因子Kn=Kp,对于逻辑门，设Kn?=Kn?=Kn,Kp?=Kp?=Kp,为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同，pMOS

管和nMOS管的尺寸应如何选取?;

6.3MOS管的串并联特性晶体管尺寸的设计

考虑各种输入情况下上拉管和下拉管的等效导电因子，如下图所示。

(a)当A,B=1,1时，下拉管的等效导电因子Keffn=Kn/2。

(b)当A,B=0,0时，上拉管的等效导电因子Keffp=2Kp。

(c)当A,B=1,0或0,1时，上拉管的等效导电因子Kettp=Kp。;

6.3MOS管的串并联特性

综合以上情况，在最坏的工作条件，即(a)、(c)时，应使

Keffp=K=K

Keffn=K/2=K

因为

Kn=K

故;

例2、考虑相同参数条件下二输入或非门的晶体管尺寸设计，如左图所示

考虑各种输入情况下上拉管和下拉管的等效导电因子，如图所示。

(a)A,B=0,0时，上拉管的等效导电因子Keffp=Kp/2。

(b)A,B=1,1时，下拉管的等效导电因子Keffn=2Kn。

(c)A,B=1,0或0,1时，下拉管的等效导电因子Keffn=Kn。;

6.3MOS管的串并联特性

综合以上情况，在最坏的工作条件，即(a)、(c)时，应使

Keffin=K!=K

Keffp=K/2=K

因为

Kn=K;

6.4CMOS静态逻辑门的功耗功耗组成

Vdd

0

静态功耗

1.当输入信号为0时：输出保持1不变，没有电荷转移

2.当输入信号为VDD时：输出