CN114188331A 半导体器件的制作方法、半导体器件及存储器 （长江存储科技有限责任公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(43)申请公

(10)申请公布号CN114188331A布日2022.03.15

(21)申请号202111440500.3

(22)申请日2021.11.30

HO1L23/544(2006.01)

(71)申请人长江存储科技有限责任公司

地址430205湖北省武汉市东湖新技术开

发区未来三路88号

(72)发明人张坤高庭庭夏志良

(74)专利代理机构深圳紫藤知识产权代理有限公司44570

代理人李莎

(51)Int.CI.

HO1L27/115(2017.01)

H01L27/11582(2017.01)

HO1L27/1157(2017.01)

H01L27/11556(2017.01)

HO1L27/11524(2017.01)

权利要求书3页说明书10页附图13页

(54)发明名称

半导体器件的制作方法、半导体器件及存储

器

(57)摘要

CN114188331A本发明公开了一种半导体器件的制作方法、半导体器件及存储器。所述方法包括：提供基底以及位于所述基底上的堆栈层，所述堆栈层包括顶部选择栅极；在所述堆栈层上形成膜层结构，所述膜层结构包括自对准图案；沿所述自对准图案形成顶部选择栅切槽，且所述顶部选择栅切槽贯穿所述顶部选择栅极；在所述顶部选择栅切槽

CN114188331A

101

提供基底以及位于所述基底上的堆栈层，所述堆栈层包括顶部选择栅极

102

在所述堆栈层上形成膜层结构，所述膜层结构包括自对准图案

103

沿所述自对准图案形成顶部选择栅切槽，且所述顶部选择栅切槽贯穿所述顶部选择栅极

104

在所述顶部选择栅切槽中形成顶部选择栅隔线

CN114188331A权利要求书1/3页

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1.一种半导体器件的制作方法，其特征在于，包括：

提供基底以及位于所述基底上的堆栈层，所述堆栈层包括顶部选择栅极；

在所述堆栈层上形成膜层结构，所述膜层结构包括自对准图案；

沿所述自对准图案形成顶部选择栅切槽，且所述顶部选择栅切槽贯穿所述顶部选择栅极；

在所述顶部选择栅切槽中形成顶部选择栅隔线。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述顶部选择栅隔线的宽度小于预设宽度。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述顶部选择栅隔线的横截面呈曲线型。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述膜层结构还包括停

止层；

所述停止层的上表面与所述自对准图案的上表面平齐。

5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述在所述堆栈层上形成膜层结构的步骤，包括：

在所述堆栈层上形成初始自对准图案；

在所述堆栈层和所述初始自对准图案上形成初始停止层；

对所述初始停止层和所述初始自对准图案进行研磨，使研磨后的初始停止层构成所述停止层，研磨后的初始自对准图案构成所述自对准图案。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述在所述堆栈层上形成初始自对准图案的步骤，包括：

在所述堆栈层上形成介质层；

在所述介质层上形成掩膜层；

通过所述掩膜层，对所述介质层进行刻蚀，使刻蚀后的介质层构成所述初始自对准图案；

去除所述掩膜层。

7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述沿所述自对准图案形成顶部选择栅切槽的步骤，包括：

对所述膜层结构和所述堆栈层进行刻蚀，以去除所述自对准图案和所述自对准图案对应的顶部选择栅极，得到自对准的所述顶部选择栅切槽。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述堆栈层包括堆叠结构，所述堆叠结构包括所述顶部选择栅极；

所述堆栈层中形成贯穿所述堆叠结构的多排存储沟道结构，所述顶部选择栅隔线位于相邻两排存储沟道结构之间，且所述顶部选择栅隔线与所述相邻两排存储沟道结构的间距相等。

9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述存储沟道结构的周侧还形成过渡层，所述过渡层的周侧还形成阻挡层；

所述顶部选择栅隔线与所述相邻两排存储沟道结构之间的间距均大于所述过渡层与所述阻挡层的厚度之和。

CN114188331A权利要