CN110429137A 具有部分氮化镓-硅半导体材料异质结的vdmos及其制作方法 （西安电子科技大学）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN110429137A

(43)申请公布日2019.11.08

(21)申请号201910754054.X

(22)申请日2019.08.15

(71)申请人西安电子科技大学

地址710071陕西省西安市太白南路2号

(72)发明人段宝兴王夏萌杨鑫张一攀杨银堂

(74)专利代理机构西安智邦专利商标代理有限公司61211

代理人胡乐

(51)Int.CI.

H01L29/78(2006.01)

H01L29/267(2006.01)

H01L29/06(2006.01)

H01L21/336(2006.01)

权利要求书2页说明书4页附图1页

(54)发明名称

具有部分氮化镓/硅半导体材料异质结的VDMOS及其制作方法

(57)摘要

CN110429137A本发明提出了一种具有部分氮化镓/硅半导体材料异质结的VDMOS及其制作方法，该异质结VDMOS器件主要特点是在外延层上形成部分具有氮化镓材料与硅材料相结合的异质结，在氮化镓材料N+型衬底上外延生长形成掺杂浓度较低的N型氮化镓半导体材料外延层，通过刻蚀掉中间一部分的N型氮化镓外延层，再以该N型氮化镓半导体外延层为基础异质外延生长(或利用键合技术形成)N型硅半导体材料外延层，该结构应用了硅基MOS通道，避免了氮化镓MOS中沟道电阻大的问题；利用氮化镓半导体材料的高临界击穿电场，将器件在曲率半径大的位置的高电场峰引入曲

CN110429137A

CN110429137A权利要求书1/2页

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1.具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于，包括：

氮化镓材料的N+型衬底(801);

两处N型氮化镓外延层(802),分别位于所述N+型衬底(801)上表面左、右两端区域；

N型硅外延层(803),为T字型结构，基于所述N+型衬底(801)上表面中间区域和两处N型氮化镓外延层(802)的上表面，并邻接所述两处N型氮化镓外延层(802)的内侧面；

两处P型基区(7),分别形成于所述N型硅外延层(803)上部的左、右两端区域，P型基区(7)的纵向边界延伸入相应的N型氮化镓外延层(802)内，即P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于N型硅外延层(803)中；每一处P型基区(7)中形成N+型源区(6)和P+沟道衬底接触(5)以及相应的沟道，其中N+型源区(6)与沟道邻接，P+沟道衬底接触(5)相对于N+型源区(6)位于远离沟道的一侧；

栅氧化层(2),位于所述N型硅外延层(803)上表面中间区域，覆盖两处P型基区(7)的沟道及其之间的区域；

栅极(3),位于栅氧化层(2)上表面；

源极，覆盖P+沟道衬底接触(5)与N+型源区(6)相接区域的上表面；两处源极(1、4)共

接；

漏极(9),位于所述N+型衬底(801)下表面；

所述N型氮化镓外延层(802)的厚度和掺杂浓度由器件的耐压要求决定，N型氮化镓外延层的掺杂浓度低于N+型衬底(801)的掺杂浓度。

2.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于：所述N型氮化镓外延层(802)的掺杂浓度比N+型衬底(801)的掺杂浓度小4-6个数量级。

3.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于：所述N型硅外延层(803)的掺杂浓度为3×101?~8×101?cm?,所述N型氮化镓外延层(802)的掺杂浓度为1×101?~5×1015cm-3。

4.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于：所述P型基区(7)及其N+型源区(6)和P+沟道衬底接触(5)是采用离子注入技术形成的，相应的沟道是利用双扩散技术形成的。

5.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于：所述两处N型氮化镓外延层(802)是通过对外延生长的氮化镓进行中间区域刻蚀形成的，刻蚀延伸到N+型衬底(801)上表面。

6.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS,其特征在于：P型基区(7)的纵向边界延伸入相应的N型氮化镓外延层(802)2～4μm。

7.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质