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  • 2026-03-04 发布于河南
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数字逻辑实验报告.pdf

    武汉理工大学

    院校：计算机科学与技术学院

    专业：计算机科学与技术

    学生姓名：王旭

    班级：Y1606学号0121610870113

    2017年月日

    实验一：一位全加器

    实验目的：

    1.掌握组合逻辑电路的设计方法；

    2.熟悉Vivado2014集成开发环境和Verilog编程语言；

    3.掌握1位全加器电路的设计与实现。

    试验工具：

    1.Basys3FPGA开发板

    2.Vivado2014集成开发环境和Verilog编程语言。

    实验原理：

    Ci+A+B={Co，S}全加器真表

    ABCiCoS

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