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主从D触发器数据流级建模

一、实验目的：

1.学会并掌握QuartusII软件的使用；

2.学会并掌握modelsim仿真软件的使用；

3.学会并编写VerilogHDL语言。

二、实验内容：

本实验建立一个主从结构的D触发器，采取数据流语句。其电路图如下图1

所示：

图1：主从D触发器

三、实验步骤：

1.打开软件，创建一个新的工程，并在工程的目录下创建一个新的Verilog

HDL文件。

2.编写设计模块代码：

moduleMSDFF(Q,Qbar,D,C);

outputQ,Qbar;

inputD,C;

wireNotC,NotD,NotY,Y,D1,D2,Ybar,Y1,Y2;

assignNotD=~D;

assignNotC=~C;

assignNotY=~Y;

assignD1=~(DC);

assignD2=~(CNotD);

assignY=~(D1Ybar);

assignYbar=~(YD2);

assignY1=~(YNotC);

assignY2=~(NotYNotC);

assignQ=~(QbarY1);

assignQbar=~(Y2Q);

endmodule。

3.编译，若出现错误则修改代码直到0错误。

4.编写测试模块代码：

`timescale1ns/1ps

moduletb_32;

regd;

regclk;

wireq,qbar;

initialclk=0;

always#5clk=~clk;

initial

begin

d=0;

#7d=1;

#4d=0;

#9d=1;

#11d=0;

#20$stop;

end

MSDFFms_dff(q,qbar,d,clk);

endmodule

5.编译，若出现错误则修改代码直到0错误。

6.添加仿真所需的测试文件：选择AssignmentsSettingEDATool

SettingSimulation，打开窗口。在NativeLinksetting下，选择Compiletestbench:

标签，单击TestBenches按钮，。单击New，弹出设置窗口，命名Testbenchname，

在Filename:处，点击…按钮，添加文件路径；单击Add。连续三次单击OK，

返回QuartusII主题窗口。

7.仿真：选择ToolsRunSimulationToolRTLSimulation，进行RTL仿真。

仿真结果如下图2所示：

图2：modelsim仿真波形图

在每次clk下降沿时，q值根据d值发生变化，可知结果是正确的。

四、实验总结

在本次课程设计中，经历了最初的毫无思路，到初步实验、不断出现错误，

再逐步修改的三个过程。在此期间，既加深学习了FPGA这门课程的基本知识理

论，又通过QuartusII的程序设计实验，增强了自身对于相关程序思维的逻辑理

顺能力，提高了综合实践水平，对日后实验有很多帮助。