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2026年veriloghdl考试试题及答案

考试时长：120分钟满分：100分

一、单选题（总共10题，每题2分，总分20分）

1.在VerilogHDL中，以下哪种语句用于描述组合逻辑？

A.always@(posedgeclk)

B.always#10

C.assign

D.initial

2.以下哪个模块实例化语句是正确的？

A.my_moduleinst(.a(b),.b(a));

B.my_moduleinst(a,b);

C.my_moduleinst(a,.b(b));

D.my_moduleinst(.a(a),b);

3.在VerilogHDL中，`$monitor`系统任务的作用是什么？

A.在仿真开始时执行一次

B.在特定信号变化时持续显示

C.用于条件断言

D.定义常量

4.以下哪个操作符用于计算两个数的按位与？

A.

B.||

C.

D.|

5.在VerilogHDL中，`reg`类型和`wire`类型的区别是什么？

A.`reg`用于组合逻辑，`wire`用于时序逻辑

B.`reg`有记