IC岗位求职指南：英伟达笔试题与应对策略.pdfVIP

分析时序路径时常见的变量：

Tclk=时钟周期，是可变的，比如1KHz~5.0GHz

Tcq=触发器的时钟端C到输出端Q的延时，是器件属性，是固定不变的

Tcomb=两个触发器之间组合电路的延时，是可变的，可以通过设计进行优化逻辑

Tsetup=建立时间是触发器的固有属性，是定值

Thold=保持时间是触发器的固有属性，是定值

Tskew=相邻两个触发器之间的时钟的偏移，是可变的

图二setup和holdtimingpath的分析

Setuptimeviolation:

建立时间在静态时序分析时必须满足以下条件：

TclkTcq+Tcomb+Tsetup-Tskew

如果setuptimeviolation,则上述不成立。

Setuptimeviolationsolution：整上述中的变：Tclk，Tcomb，Tskew

⚫增大Tclk

◼就是降低数字系统的工作频率（很多产品分等级，是根据频率来分的；品质好的

，频率高，价格贵；品质差的，降频，贱卖）

⚫减少Tcomb：

◼从数字电路逻辑功能设计的角度看

◆在组