数字信号处理算法逻辑基本概念与Verilog HDL设计方法概述.pdfVIP

第二章VerilogHDL设计方法概述

前言

随着电子设计技术的飞速发展，(ASIC)和用户现场可编程门阵列

（FPGA）的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系

统其复杂程度也越来越高，特别是需要设计具有实时处理能力的信号处理集成电

路，并把整个电子系统综合到一个上。设计并验证这样复杂的电路及系统已不再

是简单的个人，而需要综合许多专家的经验和知识才能够完成。由于电路制造工

艺技术进步非常迅速，电路设计能力赶不上技术的进步。在数字逻辑设计领域，迫切

需要一种共同的工业来统一对数字逻辑电路及系统的描述，这样就能把系统设计

工作分解为逻辑设计（前端）和电路实现（后端）两个互相独立而又相关的部分。由

于逻辑设计的相对独立性就可以把专家们设计的各种常用数字逻辑电路和系统部件

（如FFT算法、DCT算法部件）建成宏单元（Megcell)或软核（Soft-Core）库供设计者

，以减少重复，提高工作效率。电路的实现则可借助于综合工具和