数字系统设计教学资料-第四章 时序逻辑电路.pptxVIP

本章目录;组合电路和时序电路

时序电路：输出是输入和当前状态的函数

基本记忆单元

D锁存器

D触发器

RAM;D锁存器是电平敏感的记忆单元，而D触发器是边沿敏感的记忆单元;D锁存器的时序图（d在c的下降沿处被采样和保存）;D触发器只有在clk信号的跳变沿处有效（0?1或1?0）;D触发器的优点

d端口小小的毛刺不会影响到存储的状态

消除了竞争的条件，交换数据的电路可以工作

D触发器的缺点

是D锁存器的两倍大小;时序图如下:;时序图如下:（续）;在时序电路中，时钟信号扮演着一个很重要的角色

系统可以根据时钟的布局来分类;全局异步电路

没有时钟来协调存储单元的工作，大致分为两类。

时钟的使用是没有规律的，例如行波计数器：触发器的时钟端口连接上一个触发器的输出q端口。（这种设计并不完美，不推荐）

系统带有不需要时钟的存储单元（如D锁存器）或者带有反馈回路的组合电路（异步电路）。;状态寄存器(state_reg)：代表存储单元的状态

下一个状态逻辑(Nextstatelogic)：代表决定state_next的组合电路;操作如下：

在时钟信号的上升沿，state_next被采样和保存在寄存器中，成为新的state_reg的值。

外部输入和state_reg信号传输到next-state和输出来决定新的next-state和新的输出信号

在时钟信号的上升沿，新的st