SystemVerilog数据类型详解与应用.pdfVIP

SystemVerilog

下面的手册会帮助你了解一些SystemVerilog中最重要的新特点。手册还了一些代

码样本和例子使你可以对语言有更好感觉。这些辅导假设已经了解了一些Verilog语

言。如果没有,你可以先去看看Verilog设计者指南(VerilogDesigner’sGuide)。

•数据类型

•RTL设计

•接口

•时钟

•基于断言的验证

•类

•测试平台自动化和约束

•直接编程接口(DPI)

SystemVerilog的数据类型

这个手册将描述SystemVerilog新引进的数据类型。它们大多数都是可以综合的，

并且可以使RTL级描述更易于理解和书写。

整型和实型

SystemVerilog引入了几种新的数据类型。对于C语言程序员来说，这些类型中的

大多数都很熟悉。引入新的数据类型的想法是，如果C语言和SystemVerilog有相同的

数据类型，可以使C语言算法模型更容易转换为SystemVerilog模型。

Verilog的变量类型有四种状态