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5GPA数字预失真查找表+多项式混合架构ASIC能效验证

摘要

随着5G通信系统对频谱效率和发射机功放线性度要求的日益严苛，数字预失真技术已成为解决功放非线性失真与提升能效的关键手段。然而，传统纯查找表方案面临存储资源消耗过大的瓶颈，而纯多项式方案则存在计算复杂度高、收敛速度慢的问题。针对上述痛点，本课题设计并验证了一款基于分段查找表与Volterra简化项混合架构的DPDASIC。该设计旨在通过架构创新，在保证线性度指标的前提下，显著降低硬件资源开销并提升功率附加效率。

本文首先分析了5G基站功放线性化的需求，确立了以ACLR优于-48dBc、PAE提升16%为核心设计目标。随后，提出了“粗粒度LUT校正非线性幅度+简化Volterra项补偿记忆效应”的混合架构，详细阐述了分段LUT寻址逻辑与多项式系数更新算法的硬件映射。在实现环节，采用12nm工艺完成了RTL设计与综合，通过流水线优化降低了关键路径延时。测试结果表明，在28dBm输出功率下，系统PAE提升达16.5%，ACLR指标达到-48.2dBc，核心面积仅0.8mm2，验证了混合架构在能效与面积上的优越性，为5G小基站功放线性化提供了高性价比的芯片级解决方案。

第一章绪论

1.1研究背景

在第五代移动通信（5G）系统中，为了满足海量数据传输需求，调制信号普遍采用高阶正交幅度调制（QAM）技术，且